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摘要： 2 Verilog语言 2.3 模块 2.3.6 加法器1 实例化一个由两个16位加法器组合成的32位加法器 module top_module( input [31:0] a, input [31:0] b, output [31:0] sum ); wire cout,cout1; add16 阅读全文

摘要： 2 Verilog语言 2.2 向量 2.2.8 复制操作符 将多个重复向量连接在一起时，使用复制操作符，语法为：{ 重复次数 { 向量 } }，eg： {5{1'b1}} // 5'b11111 or 5'd31 or 5'h1f {2{a,b,c}} // {a,b,c,a,b,c} {3'd5 阅读全文

摘要： 2 Verilog语言 2.2 向量 2.2.4 逐位操作符（x）与逻辑操作符（xx） 逐位：对一个n bit输入向量进行逻辑运算，在n bit上逐位进行，并产生一个n bit长的结果 逻辑：任何类型的输入都会被视作布尔值，零->假，非零->真，将布尔值进行逻辑比较后，输出一个 1 bit的结果 e 阅读全文

摘要： 2.Verilog语言 2.1 基础 2.1.7 声明导线 创建一个中间信号，用于简化整个电路模块的逻辑表达 语法：wire foo ；#foo为定义的wire name# wire w1 , w2 ; assign w1 = a & b ; assign w2 = c & d ; assign o 阅读全文

摘要： 1 开始 1.1 输出逻辑1 直接assign one = 1'b1 ，给output one赋值1'b1，表示1bit数值，b=二进制，o=八进制，d=十进制，h=十六进制 1.2 输出逻辑0 可以直接提交，因为在Quartus中，输出端口默认赋值为0，但使用默认赋值使危险的，不推荐的 或者 as 阅读全文

摘要： 1. 实验室制作模板 双面胶粘PI膜（底板全粘，顶板只粘两条长边） 喷涂脱模剂（建议拿纸垫着喷头，温度很低），喷涂时一要离板稍远，否则容易喷涂不均，二要喷多一点，否则阵列制作时PDMS和铝板会过于黏附 之后放在40℃风箱中风干 配备PDMS（原液：凝固剂=40:1），一般20-30mL，搅拌（均匀混 阅读全文