摘要： 相对于简单的仿真，复杂的仿真是指由多个文件、甚至调用了IP核、使用tcl脚本进行的仿真。其实仿真步骤跟图形化的差不多，只不过每一步用脚本写好，然后再在软件里面run一下，主要过程就是： 1、准备好各种源文件（机械操作）。 2、修改modelsim工作路径，创建modelsim工程文件（机械操作）。 阅读全文

摘要： 这里记载一下使用modelsim进行简单的仿真，方便以后使用的时候进行查看。所谓的简单的仿真，就是没有IP核、只用图形界面不用tcl脚本进行的仿真。简单的仿真步骤为： 1、改变路径到工作环境下的路径下面，创建工程。 2、添加仿真的源文件（.v文件等）。 3、编译源文件。 4、启动仿真，添加仿真信号。 阅读全文

摘要： 这里记录一下基于脚本的modelsim自动化仿真的一些知识和模板，以后忘记了可以到这里查找。转载请标明出处：http://www.cnblogs.com/IClearner/ 。 一、基本介绍 这里介绍一下如何利用脚本调用modelsim进行自动化仿真，随笔前面先介绍一下前仿真，随笔结尾处介绍后仿真 阅读全文

摘要： clc; %全屏清零 clear all; %变量清零 N=2^8; %设置ROM深度（字变量）的变量参数， s_p=0:255; ... 阅读全文

摘要： 可综合的语法已经记录得差不多了，剩下一些遗留的问题，在这里记录一下吧。 一、逻辑设计 （1）组合逻辑设计 下面是一些用Verilog进行组合逻辑设计时的一些注意事项： ①组合逻辑可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表；第二种就是用assign 关 阅读全文

摘要： 在描述完电路之后，我们需要进行对代码进行验证，主要是进行功能验证。现在验证大多是基于UVM平台写的systemverilog，然而我并不会sv，不过我会使用verilog进行简单的验证，其实也就是所谓的仿真。这里就来记录一下一些验证的基础吧。 一、验证基础与仿真原理 ①综合中的语法，都适用于仿真，在 阅读全文

摘要： 前面已经记录了一些组成Verilog的基本组成，可以用这些基本组成来构成表达式。这一节，就来记录一下把这些表达式构成一个文件的各种行为描述语句。 ①这里用Verilog基本要素进行的行为描述主要是针对综合来的，也就是可以设计出实际电路来的（行为描述语句有两大子集，一个是面向综合，一个是面向仿真）。② 阅读全文

摘要： ①在always块中建立组合逻辑模型时，如果敏感列表没有完成，在仿真中将会以锁存器的形式出现，但是在综合中将列出所有的敏感信号列表，从而建立相应的组合逻辑（可能也是有锁存器的）。 ②@*只能对always块中的信号 敏感，对外部always块中的函数引用的信号不敏感。 ③组合逻辑中要对RAM中的每个 阅读全文

摘要： Verilog基本上熟悉了，继续整理一下Verilog的学习笔记吧。前面记载了Verilog的结构，写Verilog的结构有了，但是该怎么写呢？在写之前就得了解一下Verilog的一些基本要素了，也就是Verilog是怎么一点一点写出来的。 前面已经说到，模块名的定义要符合标识符的定义，那么什么是标 阅读全文

摘要： 这篇博文是写给要入门Verilog HDL及其初学者的，也算是我对Verilog HDL学习的一个总结，主要是Verilog HDL的程序结构及其描述，如果有错，欢迎评论指出。 一、Verilog HDL的程序结构 首先我们不开始讲Verilog HDL的语法，我们从Verilog HDL的程序结构 阅读全文