摘要： 可综合的语法已经记录得差不多了，剩下一些遗留的问题，在这里记录一下吧。 一、逻辑设计 （1）组合逻辑设计 下面是一些用Verilog进行组合逻辑设计时的一些注意事项： ①组合逻辑可以得到两种常用的RTL 级描述方式。第一种是always 模块的触发事件为电平敏感信号列表；第二种就是用assign 关 阅读全文