2024年1月29日

摘要: 有用户反馈自定义了一个Avalon MM IP, 添加到qsys以后,generate HDL....,然后编译、下板测试等一切都正常。但后来根据自己需求再改动自定义IP 的.v文件后,又重新generate HDL...、编译、下板测试等等,最后发现电路并没有更新。 可能是 Quartus 版本问 阅读全文
posted @ 2024-01-29 17:04 Doreen的FPGA自留地 阅读(118) 评论(0) 推荐(0)
 
摘要: FPGA设计: //写pwm频率寄存器 & 占空比寄存器 always@(posedge clk or negedge reset_n) if(!reset_n) begin cnt_freq <= 32'd0; cnt_duty <= 32'd0; end else if(as_write)beg 阅读全文
posted @ 2024-01-29 15:47 Doreen的FPGA自留地 阅读(36) 评论(0) 推荐(0)
 
摘要: __iomem读写寄存器偏移是4: unsigned long 读写寄存器偏移是1: 阅读全文
posted @ 2024-01-29 15:33 Doreen的FPGA自留地 阅读(24) 评论(0) 推荐(0)
 
摘要: 1. 用法: 将开发板DE10-Nano 的串口与Windows PC 连接。 我使用了一个putty串口小工具: 串口驱动和putty小工具下载地址: 打开设备管理器,查看串口端口号(我的电脑上是com5): 点击Open。 设置DE10-Nano开发板的MSEL 为01010(关于MSEL 的设 阅读全文
posted @ 2024-01-29 15:10 Doreen的FPGA自留地 阅读(305) 评论(0) 推荐(0)
 
摘要: 阅读全文
posted @ 2024-01-29 12:14 Doreen的FPGA自留地 阅读(25) 评论(0) 推荐(0)
 
摘要: 用法: 现象: ./fpga_led_app /dev/fpga_led 1 点亮LED[2] ./fpga_led_app /dev/fpga_led 0 熄灭LED[2] FPGA底层设计: module fpga_led( input clk, input reset_n, input as_ 阅读全文
posted @ 2024-01-29 12:10 Doreen的FPGA自留地 阅读(115) 评论(0) 推荐(0)
 
摘要: 最近在DE10-Nano开发板FPGA端为ARM增添了一个pwm 外设,通过linux 底层驱动与pwm 的外设寄存器进行交互。 其中,pwm外设定义了2个32位寄存器: 寄存器写入的数据和读出的数据不一致: 于是我用signaltap查看外设寄存器的值: 最终发现是读写偏移地址弄错了: 阅读全文
posted @ 2024-01-29 12:06 Doreen的FPGA自留地 阅读(80) 评论(0) 推荐(0)