有用户反馈自定义了一个Avalon MM IP， 添加到qsys以后，generate HDL....，然后编译、下板测试等一切都正常。但后来根据自己需求再改动自定义IP 的.v文件后，又重新generate HDL...、编译、下板测试等等，最后发现电路并没有更新。

 可能是 Quartus 版本问题。如果是Quartus 17.1 Lite版本则不存在该问题，如果是Quartus 18.1 Lite版本，在修改完.v文件后，先进入platform Designer更新IP， 右击选择IP， 继续选择Edit:

 点击分析和综合IP文件：

 然后保存最新的tcl文件：

 

 然后再generate Qsy文件：

这样工程目录下~_QSYS\synthesis\submodules文件夹里对应的.v文件就更新了。