调用Altera同步FIFO IP应用实例

本文演示依然借用网上Crazybingo的案例uart_fifo_design（下载地址 https://www.eeworm.com/dl/849005.html）。我们在这基础上进行了局部修改（将工程里面Quartus 9.1 Altera FIFO IP 替换成Quartus 17.1 Lite 版本的Altera FIFO IP，修改工程FPGA器件为DE10-Standard对应器件5CSXFC6D6F31C6）得到新的uart_fifo_design工程（为了区分打包时文件夹重命名为uart_sync_fifo_ip_design（下载地址： 提取码: tera）。

关于该工程的模块结构继续参考同步FIFO应用实例（基于DE10-Standard的UART收发间的缓冲，含按键消抖、直接数字频率合成DDS）。

下面讲Altera FIFO IP添加、参数设置过程以及下板演示。

在IP Catalog栏搜索fifo，找到FIFO IP双击它：

将IP variation file name 设置为uart_fifo，点击OK：

这时候会弹出FIFO IP的设置对话框，保持位宽8bit， 保持深度256，因为是同步FIFO，所以选择读写同时钟，点击Next：：

 

选择空满信号，点击Next：

保持默认设置，点击Next：

 

保持默认设置，点击Next：

 

保持默认设置，点击Next：

点选uart_fifo_inst.v，点击Next：

 

点击Yes同意将uart_fifo.qip添加到当前工程当中：

 

点击Project——Add/remove Files in Project查看uart_fifo.qip文件已经被添加到工程当中了：

 

点击Start Analysis & Synthesis 按钮对工程进行分析和综合的操作，然后进行引脚分配和全编译。关于该工程的引脚分配继续参考同步FIFO应用实例（基于DE10-Standard的UART收发间的缓冲，含按键消抖、直接数字频率合成DDS））。

继续参考同步FIFO应用实例（基于DE10-Standard的UART收发间的缓冲，含按键消抖、直接数字频率合成DDS）完成硬件连接和串口设置等。

最后将配置文件uart_fifo_design.sof下载到DE10-Standard开发板，测试成功：