Quartus 25.1.1当中没有reset release IP 怎么办 报错：Use the Reset Release IP in Intel Agilex 5 FPGA designs to ensure a successful configuration

当Agilex 5 的Qsys 系统里面没有添加Reset Release IP时， 系统编译以后会在critical warning 里面提醒：Use the Reset Release IP in Intel Agilex 5 FPGA designs to ensure a successful configuration.For more information about the Reset Release IP,refer to the configuration user Guide.

 

 

Reset Release IP 的主要任务是防止你的逻辑在错误的时间启动。在FPGA配置完成、时钟稳定、电源电压达标之前，系统处于一个不确定的中间状态。如果没有这个IP，你的寄存器、状态机等逻辑可能会在电压不稳或时钟未锁定的情况下就开始工作，导致无法预料的错误。

这主要是由现代FPGA的架构决定的。像Agilex 5这样的大容量、高性能FPGA，其内核逻辑分布在多个不同的区域（Sector）。在配置过程中，这些区域是并行且独立地完成初始化的，它们不会在同一时刻精确地退出复位状态。

这个IP内部只有一个输出信号：INIT_DONE，由芯片的配置管理单元（SDM，Secure Device Manager）驱动，当整个器件完全进入用户模式（即配置完成，一切就绪）时，INIT_DONE信号才会被拉低。

用户可以将INIT_DONE信号直接连接到所有需要同步复位的模块上，确保它们只在器件完全就绪后才开始工作，从而构建一个稳定可靠的系统启动流程。

可是目前Quartus Pro 25.1.1 找不到这个IP，可能是因为该 IP 核在该版本中被临时移除了。

 

目前测试Quartus Pro 25.1版本是有这个IP 的：

 

目前解决办法有两种:

1. 使用旧版 Quartus 生成， 然后在Quartus Pro 25.1.1 上打开。

2. 直接借Stratix 的这个IP，也能实现同样功能。见下面截图最后一个IP，亲测可以用。