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我的随笔

Quartus 25.1.1当中没有reset release IP 怎么办报错：Use the Reset Release IP in Intel Agilex 5 FPGA designs to ensure a successful configuration Doreen的FPGA自留地 2026-03-06 16:59 阅读:2 评论:0 推荐:0

reset IP 设置active low和 Input Synchronous edges 提示Missing connection end (try "Remove Dangling Connections） Doreen的FPGA自留地 2026-03-03 17:40 阅读:2 评论:0 推荐:0

自己创建Quartus工程，为DE25-Nano 设计一个底层硬件时为什么在uboot阶段访问FPGA端外设LED时串口卡死，无任何反应（系统复位reset信号问题） Doreen的FPGA自留地 2026-03-03 17:32 阅读:5 评论:0 推荐:0

为什么在uboot阶段访问FPGA端外设LED时串口时提示error Please reset the board (需手动bridge enable) Doreen的FPGA自留地 2026-03-03 17:18 阅读:3 评论:0 推荐:0

Agilex 5 的HPS 工程里面若没有设置HPS IO 的引脚绑定和IO_STANDARD属性，就会无法生成sof文件 Doreen的FPGA自留地 2026-02-26 16:15 阅读:4 评论:0 推荐:0

Agilex 5和Cyclone V 都是SOC FPGA，设计带有HPS 工程时Cyclone V 只需设定HPS IO 的IO_STANDARD，而Agilex 5需要分配HPS IO引脚和IO_STANDARD Doreen的FPGA自留地 2026-02-26 16:10 阅读:4 评论:0 推荐:0

Error: emif_0_lpddr4: Example design is not supported for HPS_EMIF. Doreen的FPGA自留地 2026-02-25 10:31 阅读:4 评论:0 推荐:0

编译DE25Nano的工程提示打不开emif_io96b_interface.svh和cal_io96b_interface.svh文件 Doreen的FPGA自留地 2026-02-25 10:28 阅读:3 评论:0 推荐:0

忘记配置LPDDR4的参数导致系统编译的时候报错：Error(14566): The Fitter cannot place 4 periphery component(s) due to conflicts with existing constraints (4 BYTE(s)). Doreen的FPGA自留地 2026-02-25 10:15 阅读:4 评论:0 推荐:0

添加了HPS IP 的工程还是报错Error (20809): Can't generate programming file output_files/golden_top_hps.sof Doreen的FPGA自留地 2026-02-25 10:12 阅读:2 评论:0 推荐:0