CrazyStranger

摘要： verilog 模60 8421BCD 计数器 复位信号清零，输出8位8421BCD码，模六十计数。 testbench，产生50MHZ 的时钟信号，开始两个时钟周期后复位信号置1. modelisim时序图 阅读全文

摘要： 一个简单的二选一多路选择器 逻辑图 Verilog源程序 Modelsim架构文件 a为输入25MHz方波，b为输入12.5MHz的方波，sl为输入6.25MHz的方波。sl为高电平时，out输出b；sl为低电平时，out输出a。 仿真结果 阅读全文