2018年9月17日
Verilog 二选一多路选择器 Modelsim设计。
摘要： 一个简单的二选一多路选择器 逻辑图 Verilog源程序 Modelsim架构文件 a为输入25MHz方波，b为输入12.5MHz的方波，sl为输入6.25MHz的方波。sl为高电平时，out输出b；sl为低电平时，out输出a。 仿真结果 阅读全文
posted @ 2018-09-17 16:14 CrazyStranger 阅读(1995) 评论(0) 推荐(0)