摘要: 面对对象 第四单元总结 本单元作业的架构设计 第一次作业 本次作业只需要对UML类图进行建模,虽然实际上官方代码中已经储存了各个元素的所有信息,但是为了更好地实现查询功能,我创建了自己的MyClass、MyInterface、MyOperation类,并在其中将元素与其他元素的联系存了起来,在进行查 阅读全文
posted @ 2021-06-26 19:21 BUAA-YiFei 阅读(203) 评论(0) 推荐(1) 编辑
摘要: 面对对象 第三单元总结 实现规格的设计策略 第1次作业 本次作业要求较简单,按题目所要求的jml进行编写即可。对于jml中的person数组,我采用了hashmap来储存,以加快查询速度。另外由于所有的异常类均需要有计数的功能,因此我创建了一个新的类Timer作为计数器,将方法封装好,调用方法的同时 阅读全文
posted @ 2021-05-30 15:35 BUAA-YiFei 阅读(102) 评论(0) 推荐(0) 编辑
摘要: 面对对象 第二单元总结 第一次作业 总体架构 Main类负责线程的创建,InputThread负责读入数据并将请求放入等待队列中,ElevatorThread负责读取请求,如果这个人进入了电梯则将等待队列中该请求删除,同时将电梯中的队列增加该请求,直至其下了电梯,将其从电梯队列中删除。Schedul 阅读全文
posted @ 2021-04-26 17:37 BUAA-YiFei 阅读(240) 评论(1) 推荐(0) 编辑
摘要: 面对对象 第一单元总结 设计分析 第一次作业 总体架构 Main类负责读入与输出,将读入的字符串传入方法类Regexfunc中,Regexfunc类专门用于正则表达式的处理,返回该字符串经过解析后的表达式Expression;在Expression中含有一个Polyitem的hashmap,用于保存 阅读全文
posted @ 2021-03-26 21:15 BUAA-YiFei 阅读(390) 评论(1) 推荐(0) 编辑
摘要: 使用Verilog搭建一个单周期CPU 搭建篇 总体结构 其实跟使用logisim搭建CPU基本一致,甚至更简单,因为完全可以照着logisim的电路图来写,各个模块和模块间的连接在logisim中非常清楚。唯一改变了的只有GRF和DM要多一个input PC端口,用来display的时候输出PC值 阅读全文
posted @ 2020-12-04 12:08 BUAA-YiFei 阅读(1956) 评论(0) 推荐(1) 编辑
摘要: 使用logisim搭建单周期CPU与添加指令 搭建 总设计 借用高老板的图,我们只需要分别做出PC、NPC、IM、RF、EXT、ALU、DM、Controller模块即可,再按图连线,最后进行控制信号的处理,一个CPU就差不多搭完了。目前支持的指令集为{addu、subu、ori、lw、sw、beq 阅读全文
posted @ 2020-11-27 11:55 BUAA-YiFei 阅读(3422) 评论(0) 推荐(2) 编辑
摘要: MIPS 读入输出 字符串 输出 .ascii与.asciiz .ascii不会在字符串后加上'\0',而.asciiz会在字符串加'\0'。两者均以字节为单位存储数据,这会对我们带来一些小麻烦,.asciiz之后分配的空间首地址有可能无法字对齐,因此我们在定义.ascii与.asciiz时尽量写在 阅读全文
posted @ 2020-11-12 13:10 BUAA-YiFei 阅读(2056) 评论(0) 推荐(2) 编辑
摘要: Verilog小总结 基础 assign assign作为一个组合逻辑常用的语句,可认为是将电线连接起来,当然它能做的不仅仅是将一个输入直接输出,它能把输入信号进行逻辑运算后再输出。当assign左右两边位宽不相等时,将自动进行零扩展或截断以匹配左边的位宽。 eg: module top_modul 阅读全文
posted @ 2020-11-06 22:34 BUAA-YiFei 阅读(936) 评论(0) 推荐(3) 编辑
摘要: Logisim关于Moore型和Mealy型FSM的搭建 Moore型与Mealy型的区别 根据黑书上所讲,Moore型状态机即为输出只取决于系统的状态,而Mealy型状态机输出取决于当前系统的状态和输入。这样的解释可能难以理解,我们可以这样去区分Moore型与Mealy型: 假设现在有输入in、状 阅读全文
posted @ 2020-10-21 22:01 BUAA-YiFei 阅读(1122) 评论(0) 推荐(0) 编辑