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摘要： 使用Verilog搭建一个单周期CPU 搭建篇 总体结构 其实跟使用logisim搭建CPU基本一致，甚至更简单，因为完全可以照着logisim的电路图来写，各个模块和模块间的连接在logisim中非常清楚。唯一改变了的只有GRF和DM要多一个input PC端口，用来display的时候输出PC值 阅读全文

摘要： 使用logisim搭建单周期CPU与添加指令 搭建 总设计 借用高老板的图，我们只需要分别做出PC、NPC、IM、RF、EXT、ALU、DM、Controller模块即可，再按图连线，最后进行控制信号的处理，一个CPU就差不多搭完了。目前支持的指令集为{addu、subu、ori、lw、sw、beq 阅读全文

摘要： MIPS 读入输出 字符串 输出 .ascii与.asciiz .ascii不会在字符串后加上'\0'，而.asciiz会在字符串加'\0'。两者均以字节为单位存储数据，这会对我们带来一些小麻烦，.asciiz之后分配的空间首地址有可能无法字对齐，因此我们在定义.ascii与.asciiz时尽量写在 阅读全文

摘要： Verilog小总结 基础 assign assign作为一个组合逻辑常用的语句，可认为是将电线连接起来，当然它能做的不仅仅是将一个输入直接输出，它能把输入信号进行逻辑运算后再输出。当assign左右两边位宽不相等时，将自动进行零扩展或截断以匹配左边的位宽。 eg： module top_modul 阅读全文

摘要： Logisim关于Moore型和Mealy型FSM的搭建 Moore型与Mealy型的区别 根据黑书上所讲，Moore型状态机即为输出只取决于系统的状态，而Mealy型状态机输出取决于当前系统的状态和输入。这样的解释可能难以理解，我们可以这样去区分Moore型与Mealy型： 假设现在有输入in、状 阅读全文