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摘要： Verilog小总结 基础 assign assign作为一个组合逻辑常用的语句，可认为是将电线连接起来，当然它能做的不仅仅是将一个输入直接输出，它能把输入信号进行逻辑运算后再输出。当assign左右两边位宽不相等时，将自动进行零扩展或截断以匹配左边的位宽。 eg： module top_modul 阅读全文

摘要： Logisim关于Moore型和Mealy型FSM的搭建 Moore型与Mealy型的区别 根据黑书上所讲，Moore型状态机即为输出只取决于系统的状态，而Mealy型状态机输出取决于当前系统的状态和输入。这样的解释可能难以理解，我们可以这样去区分Moore型与Mealy型： 假设现在有输入in、状 阅读全文