CoWoS、混合键合、玻璃基板，先进封装如何成为芯片的第二增长曲线

制程微缩从3nm走向2nm，摩尔定律逼近物理极限，芯片性能提升的重心，正从"前端制造"转向"后端封装"。一颗AI芯片的性能，已经不再单纯取决于晶体管密度，而更多取决于数据在芯片之间、芯片与内存之间、封装内部移动的速度和能耗。先进封装，正是解决这个问题的核心技术。

本文从底层技术原理出发，拆解CoWoS、混合键合、玻璃基板三大核心技术，讲清楚它们各自解决了什么物理问题、技术瓶颈在哪里、未来发展趋势。

一、封装互连技术的四代演进：每一代都在缩小"连接点"的尺寸

理解先进封装，首先要理解一个核心指标：互连节距（Pitch），也就是两个相邻连接点之间的距离。节距越小，单位面积能放下的连接点越多，数据带宽就越高，能耗就越低。

过去四十年，封装互连技术经历了四代演进，每一代的核心都是把连接点做得更小、更密。

第一代是引线键合（Wire Bonding），用细金属丝把芯片焊盘和封装引脚连起来，节距在100微米级别，带宽低、延迟高，至今仍在低端芯片中使用。

第二代是倒装芯片（Flip Chip），把芯片倒扣过来，通过焊料凸点直接和基板连接，节距缩小到100到150微米，带宽和能效比引线键合提升了一个数量级，成为主流封装技术。

第三代是微凸点（Micro-bump），把焊料凸点缩小到20到40微米节距，用于2.5D封装中芯片和硅中介层之间的连接。英伟达GPU和HBM内存之间，用的就是微凸点技术。但微凸点有一个物理极限：焊料球太小之后，焊接良率和可靠性会急剧下降，行业普遍认为10微米是微凸点的实际下限。

第四代就是混合键合（Hybrid Bonding），彻底取消了焊料凸点，直接把两个芯片表面的铜 pads 对在一起，通过高温退火让铜原子互相扩散形成金属键。节距可以做到10微米以下，先进项目已经接近1微米，互连密度达到每平方毫米25万到100万个连接点，比微凸点高100到1000倍。

这四代技术的演进逻辑很清晰：连接点越小，带宽越高，能耗越低，延迟越短。当AI芯片需要每秒几TB的数据在计算单元和内存之间流动时，只有混合键合级别的互连密度才能满足需求。

封装互连技术演进：传统凸点 vs 混合键合密度对比

二、CoWoS技术原理：硅中介层如何把GPU和HBM"粘"在一起

CoWoS是当前AI芯片最核心的先进封装技术，英伟达的H100、H200、B100、B200全部采用CoWoS封装。理解CoWoS的原理，就能理解为什么它成为AI时代的兵家必争之地。

CoWoS的全称是Chip-on-Wafer-on-Substrate，直译就是"芯片放在晶圆上，晶圆放在基板上"。它的核心是一层被称为硅中介层（Silicon Interposer）的无源硅片。

硅中介层本身不做任何计算，它唯一的作用就是"布线"。在这层硅片上，有两种关键结构：硅通孔（TSV）和再分布层（RDL）。

硅通孔是在硅中介层上刻出的微米级垂直通道，里面填充铜，把中介层正面（芯片侧）和背面（基板侧）的信号连起来。一颗CoWoS封装里，有数千到数万个TSV。

再分布层是在中介层表面用光刻工艺制作的多层铜布线，线宽可以做到1微米以下，负责把不同芯片的引脚横向连接起来。比如GPU的内存控制器引脚，通过RDL布线连接到旁边HBM内存的引脚，实现高速数据传输。

整个封装的工艺流程是：先在一片完整的硅晶圆上制作TSV和RDL，形成中介层晶圆；然后把GPU裸片和多颗HBM裸片通过微凸点倒扣键合到中介层上，这一步叫CoW（Chip-on-Wafer）；接着把整片晶圆切割成单个封装单元，再焊接到有机封装基板上，这一步叫oS（on-Substrate）；最后在芯片和中介层之间填充底部填充胶，完成整个封装。

CoWoS的技术优势在于：硅中介层的布线密度远高于有机基板，能实现GPU和HBM之间的超宽数据总线。以HBM3为例，一颗HBM有1024个数据引脚，8颗HBM就是8192个引脚，加上控制和电源引脚，总引脚数超过1万个，只有硅中介层的高密度RDL才能在有限面积内把这些信号全部连起来。

但CoWoS也有明显的瓶颈。第一是尺寸限制，硅中介层受限于12英寸晶圆的面积，最大只能做到约1200平方毫米，面对越来越大的AI芯片和越来越多的HBM堆叠，空间开始紧张。第二是成本高，硅中介层需要用成熟制程工艺制作TSV和RDL，加上良率损失，成本占整个封装的很大比例。第三是微凸点的物理极限，GPU和HBM之间的微凸点节距已经做到25微米左右，继续缩小会面临良率和可靠性问题。

正是这些瓶颈，推动了下一代技术的出现。

CoWoS封装结构剖面图

三、混合键合底层原理：为什么铜和铜直接"粘"在一起就能导电

混合键合是当前最被看好的下一代互连技术，也是HBM4、HBM5和3D堆叠芯片的核心基础。但很多人对它的理解停留在"不用焊球了"，实际上它的物理原理和工艺流程远比想象中精密。

混合键合的全称是Cu/SiO₂混合键合，意思是键合界面同时包含两种材料的键合：二氧化硅（SiO₂）和二氧化硅之间的介质键合，以及铜（Cu）和铜之间的金属键合。这两种键合在同一个界面上同时完成，所以叫"混合"键合。

它的工艺流程分为四个关键步骤，每一步对精度的要求都达到了纳米级别。

第一步是表面制备。两片要键合的晶圆表面，需要通过化学机械抛光（CMP）做到亚纳米级的平整度，表面粗糙度RMS必须小于0.5纳米。什么概念？相当于在一个足球场大小的面积上，起伏不超过一张纸的厚度。同时，表面的铜 pads 必须和周围的SiO₂完全齐平，不能有任何凹陷或凸起。

第二步是表面活化。用氮气或氧气等离子体处理晶圆表面，在SiO₂上生成亲水性的硅醇基团（Si-OH），同时去除铜表面的氧化物。这一步的作用是让两片晶圆在接触时能通过水分子桥和氢键产生足够的粘合力。

第三步是预键合。在室温环境下，把两片晶圆精确对准后贴合在一起。对准精度要求小于50纳米，比微凸点的对准精度高一个数量级。贴合后，SiO₂表面的硅醇基团之间通过氢键形成临时键合，两片晶圆就"粘"在一起了，这时候铜 pads 之间还没有形成金属连接，只是物理接触。

第四步是高温退火。把预键合后的晶圆放进退火炉，加热到250到400摄氏度。在高温下，SiO₂界面的硅醇基团发生脱水反应，形成稳定的Si-O-Si共价键，介质键合完成；同时，铜 pads 界面的铜原子获得足够能量，发生固态互扩散，晶界逐渐合并，最终形成连续的铜铜金属键合。退火完成后，界面同时具备机械强度和电气连接能力，混合键合才算真正完成。

混合键合的技术优势非常明显。首先是互连密度，节距可以做到1微米以下，每平方毫米能放几十万个连接点，是微凸点的100倍以上。其次是能效，没有焊料的接触电阻，也没有焊料球带来的寄生电容和电感，数据传输能耗可以降低一个数量级。第三是延迟，连接距离从微凸点的几十微米缩短到几纳米，信号延迟几乎可以忽略。

但混合键合也有巨大的工程挑战。最大的难点是表面平整度和颗粒控制。任何一个微米级的颗粒落在键合界面上，都会导致周围几平方毫米的区域无法有效键合，形成"空洞"，直接影响良率。这就是为什么混合键合需要在比普通晶圆厂更高级别的超净环境中进行。

另一个挑战是堆叠层数。目前12层HBM已经量产，16层正在客户验证中，但16层以上的堆叠，每增加一层，整体良率就会乘以一个系数，成本指数级上升。而且多层堆叠后，中间层的散热和测试都非常困难。这也是为什么SK海力士把混合键合的大规模应用推迟到HBM5，而不是在HBM4上全面采用。

混合键合还有两种技术路线：晶圆对晶圆（W2W）和芯片对晶圆（D2W）。W2W是把两片完整晶圆对准键合，适合两片晶圆上的芯片尺寸相同、数量对应的场景，比如CMOS图像传感器和HBM。D2W是把切割好的单个芯片逐颗键合到晶圆上，适合不同尺寸芯片的异构集成，比如逻辑芯片和内存芯片的3D堆叠。D2W的灵活性更高，但对准精度和量产效率更难控制。

混合键合工艺流程与界面结构示意图

四、玻璃基板与CoPoS：为什么下一代封装要用"玻璃"做骨架

如果说混合键合解决的是"芯片之间怎么连"的问题，那么玻璃基板解决的就是"用什么做封装底座"的问题。

当前CoWoS用的是硅中介层，硅是很好的半导体材料，但作为封装底座，它有三个天生的短板。

第一是形状限制。硅中介层是从12英寸圆形晶圆上切割出来的，圆形和方形芯片之间的边角料无法利用，面积利用率只有45%到65%。芯片越大，浪费越严重。

第二是尺寸限制。12英寸晶圆的直径是300毫米，能切割出的最大方形中介层边长只有约210毫米，面积约44000平方毫米。面对未来需要集成更多芯片、更大面积的AI封装，这个尺寸开始不够用了。

第三是成本。硅中介层需要用半导体工艺制作TSV和RDL，制程虽然是成熟节点，但设备和材料成本都很高，而且大尺寸硅中介层的良率随面积增大而下降。

玻璃基板正是为了解决这些问题而生。它的核心思路是：用大面积的方形玻璃基板替代圆形硅晶圆，做封装的核心支撑层。

玻璃作为封装材料，有四个关键技术优势。

第一是热膨胀系数（CTE）匹配。普通有机基板的CTE约为15ppm/℃，而硅芯片的CTE是2.6ppm/℃，两者差异很大，温度变化时芯片和基板之间会产生热应力，导致封装翘曲甚至开裂。玻璃的CTE可以通过成分调整精准控制在3到5ppm/℃，和硅芯片几乎同步，大尺寸封装下翘曲度比有机基板降低70%以上。

第二是极低的介电损耗。玻璃的介电损耗因子低至0.001到0.002，比有机材料低一个数量级。这意味着高频信号在玻璃基板上传输时衰减更慢，可以支持单通道1.6Tbps甚至更高的传输速率，对未来AI芯片的高速互连至关重要。

第三是玻璃通孔（TGV）的高深宽比。硅通孔（TSV）的深宽比通常只能做到10:1，而玻璃通孔可以做到50:1以上。这意味着同样厚度的基板，玻璃可以做出更细、更密的垂直互连，互连密度达到有机基板的10倍。

第四是大面积和高利用率。玻璃基板可以做到310×310毫米甚至更大的方形尺寸，面积利用率从硅晶圆的45%到65%提升到80%以上，同样面积的材料能产出接近两倍的封装件，成本显著降低。

台积电把基于玻璃基板的封装技术命名为CoPoS（Chip-on-Panel-on-Substrate），本质上是CoWoS的演进版本：把硅中介层换成玻璃核心基板，上下再覆盖ABF有机层做精细布线。这样既保留了玻璃的低翘曲、低损耗、大面积优势，又利用ABF层做高密度布线，兼顾性能和成本。

但玻璃基板也有技术挑战。最大的难点是玻璃通孔的制作和金属填充。玻璃是脆性材料，激光打孔时容易产生微裂纹，而且玻璃和铜的热膨胀系数差异会导致通孔内的铜在温度循环中脱落。此外，玻璃表面的金属化和精细布线工艺也不如硅成熟，需要大量工艺开发。

目前全球主要厂商的路线图已经清晰：Absolics希望在2026年底率先完成商业供应，三星GLASEM瞄准2027年量产，台积电将在2028年前后完成CoPoS平台成熟，英特尔则更偏向2030年前后的高端服务器平台。玻璃基板从概念走向量产，已经进入倒计时。

五、Chiplet与UCIe：封装标准化如何降低异构集成的门槛

前面讲的CoWoS、混合键合、玻璃基板，解决的都是"怎么把多颗芯片连起来"的物理层问题。但多颗芯片连起来之后，它们之间怎么通信？用什么协议？这就是Chiplet和UCIe要解决的问题。

Chiplet的核心思路很简单：把一颗大芯片拆成多颗小芯片（芯粒），每颗小芯片用最合适的制程和工艺制作，然后通过先进封装集成在一起。比如计算核心用3nm，IO接口用7nm，内存用独立的HBM，各自优化后再封装到一起。

这种做法的好处很明显：一是提升良率，小芯片的良率远高于大芯片；二是降低成本，不同模块用不同制程，不必全部用最先进的昂贵工艺；三是灵活复用，同一颗芯粒可以用在不同产品中，缩短开发周期。

但Chiplet有一个关键前提：不同厂商的芯粒必须能互相通信。如果每家都用自己的私有协议，芯粒就无法互换，Chiplet的生态就建不起来。UCIe（Universal Chiplet Interconnect Express，通用芯粒互连标准）就是为了解决这个问题而生的。

UCIe是由英特尔、台积电、三星、AMD、ARM、谷歌、微软等巨头联合制定的开放互连标准，它定义了芯粒之间的物理层、协议层和软件层规范，目标是让不同厂商的芯粒能够像PCIe设备一样即插即用。

在物理层，UCIe定义了两种封装级别：标准封装和先进封装。标准封装针对有机基板，节距在100到130微米，每引脚带宽达到1.6Gbps；先进封装针对硅中介层，节距在25到55微米，每引脚带宽达到8Gbps，未来还会支持混合键合的亚微米节距。

在协议层，UCIe支持PCIe、CXL和流式协议三种模式，可以兼容现有软件生态，同时支持未来的自定义协议。UCIe还定义了完整的链路训练、错误检测、电源管理和热管理机制，确保多芯粒系统的稳定性。

UCIe的意义在于，它把先进封装从"每家自己做"的垂直整合模式，推向了"标准化分工"的开放生态模式。未来，设计公司可以像今天买IP核一样，从不同供应商采购芯粒，然后通过UCIe标准集成在一个封装里，大幅降低芯片设计的门槛和成本。

当然，UCIe目前还在早期阶段，物理层的先进封装规范、混合键合支持、多厂商互操作性测试等都还在完善中。但它代表了先进封装的一个重要方向：从物理层的技术创新，走向生态层的标准统一。

六、技术演进的底层逻辑：先进封装的三个发展方向

把CoWoS、混合键合、玻璃基板、Chiplet/UCIe放在一起看，先进封装的技术演进其实沿着三个清晰的方向在推进。

第一个方向是互连密度的持续提升。从引线键合的100微米节距，到微凸点的25微米，再到混合键合的1微米以下，连接点越来越小，带宽越来越高，能耗越来越低。这个方向的终极目标是：芯片之间的互连密度接近芯片内部的晶体管互连密度，让多颗芯片组成的系统在性能上和单颗大芯片没有区别。

第二个方向是封装尺寸的持续扩大。从单芯片封装，到CoWoS的多芯片2.5D集成，再到玻璃基板的超大面板级封装，封装内集成的芯片数量越来越多，面积越来越大。这个方向的驱动力是AI芯片对算力和内存带宽的无限需求，单颗芯片的面积受光罩限制有上限，只能通过扩大封装面积来集成更多计算和存储单元。

第三个方向是生态标准的持续开放。从每家私有封装方案，到Chiplet设计理念的普及，再到UCIe互连标准的建立，先进封装正在从垂直整合走向开放分工。这个方向的意义在于降低行业门槛，让更多公司能够参与先进封装生态，推动整个行业加速发展。

这三个方向不是孤立的，而是互相支撑、互相促进的。互连密度提升让更大规模的芯片集成成为可能，更大规模的集成需要更开放的标准来降低复杂度，更开放的标准又反过来推动互连技术和封装尺寸的进一步创新。

当我们讨论AI芯片的性能时，往往只关注GPU的算力峰值和HBM的容量，但真正决定AI集群实际性能的，是数据在计算单元和内存之间移动的速度和效率。先进封装，正是解决这个问题的核心技术。

CoWoS通过硅中介层实现了GPU和HBM的超宽互连，支撑了当前一代AI芯片的性能；混合键合通过铜铜直接键合把互连密度提升了两个数量级，将支撑下一代3D堆叠芯片；玻璃基板通过大面积低损耗的材料特性，解决了大尺寸封装的翘曲和信号完整性问题；UCIe通过标准化互连协议，为Chiplet生态奠定了基础。

这些技术不是互相替代的关系，而是分层叠加、协同演进的关系。未来的高端AI封装，很可能是玻璃基板做底座、混合键合做3D堆叠、UCIe做互连协议、Chiplet做设计方法的综合系统。

先进封装已经从芯片制造的"后端工序"，变成了决定芯片性能的"核心环节"。

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声明：本文仅用于半导体先进封装技术研究与科普，内容基于公开技术资料整理，不构成任何投资、证券或金融产品相关建议，不作为投资参考。

张星河zen

每天一份高质量产业研报：芯片半导体、AI基础设施、AI智能硬件、具身智能、光通信等硬件科技方面的行业研究、产业链分析和技术拆解。 作者：张星河，AI科技公司创始人，前华为资深架构师、产品战略规划师，20年行业老兵。