2020年6月10日

从一段代码来看Verilog的语法的不严谨--仅数据位宽不正确会导致设计失误
摘要： Verilog语法的不严谨会使得初学者出现的错误。 阅读全文
posted @ 2020-06-10 11:26 岁月刻画了生命的精彩 阅读(537) 评论(1) 推荐(0)
 
 

2020年6月6日

Verilog HDL和VHDL的区别
摘要： 这篇文章参考https://www.fpga4student.com/2017/08/verilog-vs-vhdl-explain-by-example.html，我把它翻译成中文，分享给大家！ 阅读全文
posted @ 2020-06-06 16:51 岁月刻画了生命的精彩 阅读(2414) 评论(0) 推荐(0)