摘要：Error (113025): Missing syntax END in the Memory Initialization File "fengzhili.mif" 格式： WIDTH=8;DEPTH=1240; ADDRESS_RADIX=UNS;DATA_RADIX=HEX; CONTENT 阅读全文

摘要：原因：两个always模块中都对mydata[13]赋值，而Verilog中的always模块是并行结构。 阅读全文

摘要：配置引脚时，发现引脚图出不来。。 阅读全文

摘要：compile led_test的时候出现下面错误： Internal Error: Sub-system: CUT, File: /quartus/db/cut/cut_post_syn_util.cpp, Line: 709 name_to_atom_map[iname] == 0 解决方法：删 阅读全文

摘要：Verilog HDL中总共有19种数据类型 4 个最基本的数据类型：integer型、parameter型、reg型和wire型。 其他的类型有 ：large型、medium型、scalared型、 time型、small型、tri型、trio型、tril型、 triand型、trior型、tri 阅读全文

摘要：这里的内存模型指的是内存的行为模型。Verilog中提供了两维数组来帮助我们建立内存的行为模型。具体来说，就是可以将内存宣称为一个reg类型的数组，这个数组中的任何一个单元都可以通过一个下标去访问。这样的数组的定义方式如下： reg [wordsize : 0] array_name [0 : ar 阅读全文

摘要：重新破解 阅读全文