摘要：验证框架 1.接口的使用 1.1-1.2 interface chnl_intf(input clk, input rstn); logic [31:0] ch_data; logic ch_valid; logic ch_ready; logic [ 5:0] ch_margin; clockin 阅读全文

摘要：实验框架 1.从Verilog到sv 1.1-1.2 一致。sv继承于v，所以v的代码可以在sv环境运行；sv并未严格区分reg和wire类型 1.3 修改前 修改后 logic类型默认处置为x，而bit类型默认初值为0； 2.方法和函数 2.1-2.5 task clk_gen(input int 阅读全文