随笔分类 -  systemverilog

摘要：disable_fork 解读 1 timescale 1ns/1ps; 2 3 task jobs(); 4 fork 5 begin 6 #10; 7 $display("delay 10ns") 8 end 9 begin 10 #20 11 $display("delay 20ns") 12 阅读全文

摘要：this 类似于python class中的self，用于指代对象 1 class Packet; 2 logic [15:0] sig1; 3 logic [15:0] sig2; 4 logic [15:0] sig3; 5 6 function new(logic [15:0] sig1,lo 阅读全文

摘要：== / != / / ! 1 program main ; 2 reg a_1,a_0,a_x,a_z; 3 reg b_1,b_0,b_x,b_z; 4 initial 5 begin 6 a_1 = 'b1;a_0 = 'b0;a_x = 'bx;a_z = 'bz; 7 b_1 = 'b1; 阅读全文

摘要：1 类型转换 类有三个要素：封装，继承，多态 概述 类型转换可以分为静态转换和动态转换 静态转换即需要在转换的表达式前加上单引号即可，该方式并不会对转换值做检查。如果发生转换失败，我们也无从得知 eg int'(4.0) 动态转换即需要使用系统函数$cast(tgt, src)做转换 静态转换和动态 阅读全文

摘要：1. 覆盖率类型 概述 覆盖率是衡量设计完备性的一个通用词语 随着测试逐步覆盖各种合理的组合，仿真过程会慢慢勾画出你的设计情况 覆盖率共居会在仿真过程中收集信息，然后进行后续处理并且得到覆盖率报告 通过这个报告找出覆盖之外的盲区，然后修改现有测试或者创建行动测试来填补这些盲区 这个过程可以一直迭代进 阅读全文

摘要：一 数据类型 内建数据类型 verilog中，对于触发器，锁存器用reg类型，对于reg，会被综合成register，latch wire，做连接 sv中，logic可以被综合为reg或wire，logic如果在验证环境，只会作为单纯的变量进行赋值操作。 verilog & sv区别： verilo 阅读全文

摘要：一 芯片开发概述 开发流程： 1. 从市场人员与客户沟通开始 2. 系统设计人员按照功能划分为各个子系统 3. 子系统被进一步划分为功能模块，并由设计团队实现 4. 验证人员对设计功能展开验证，发现设计缺陷，交由设计人员修正 5. 验证没有出现漏洞后，交由后端人员进行综合、布局、布线 6. 后端人员 阅读全文