摘要：
set_input_delay，是指信号到达fpga的pin脚相对于参考时钟的延迟，这里fpga是下游器件，因为上游芯片的数据和时钟到达fpga管脚的相位关系不确定，而为了满足时序要求，fpga必须要知道这个值，好来做内部布局布线，同时满足建立时间和保持时间的要求公式： Tco_ext + Tpcb 阅读全文
posted @ 2025-11-17 16:36
原声带1993
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摘要：
set_output_delay，这个约束描述的是fpga的输出管脚的数据，相对于参考时钟有效沿的延迟。这个描述其实很不具体，缺少细节。早先我就对这个约束一直很困惑，因为根据名字，是设置数据输出的延迟，比如fpga一个输出管脚输出数据到下游器件，假设下游器件的Tsu要求是3ns，而数据的参考时钟周期 阅读全文
posted @ 2025-11-17 14:55
原声带1993
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