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随笔分类 -  FPGA/IC/Verilog

同步复位与异步复位
摘要：一、同步复位与异步复位的特点： 同步复位：顾名思义，同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。否则，无法完成对系统的复位工作。用Verilog描述如下： always @ （posedge clk） begin if （！Rst_n） 。。。 end 异步复位：它是指无论时钟沿是否到来 阅读全文

posted @ 2022-03-11 09:56 是晓雨呀 阅读(487) 评论(0) 推荐(0)

飞思卡尔笔试题
摘要： 阅读全文

posted @ 2022-03-03 10:27 是晓雨呀 阅读(39) 评论(0) 推荐(0)

交织与解交织
摘要：交织操作方式： 1：ram=x，y(1：n)=ram【addr(1:n)】，这是发端一般采用的，将x存到ram里，再按地址读出 解交织操作方式： 1：ram【addr(1:n)】=y(1:n)，x=ram，按地址将y存到ram里，再顺序读出 2：ram=y，x(1：n)=ram【addr'(1:n) 阅读全文

posted @ 2022-02-27 16:03 是晓雨呀 阅读(639) 评论(0) 推荐(0)

跨时钟fifo输入间隔计算
摘要：fifo从第一组第一个存入的数开始计算，直到x+y个数之后，再次存第二组数，fifo刚好保持非空状态。 这里不需要考虑上采，因为上采只需要在原来出fifo的基础上将时钟提高两倍，每一个点后面添加一个零，y的值还是一样的 阅读全文

posted @ 2022-02-22 12:27 是晓雨呀 阅读(50) 评论(0) 推荐(0)

verilog中generate-for与for的区别
摘要：generate-for只针对于module、reg、net、assign、always、parameter、function、initial、task等语句或者模块，而for只针对于非例化的循环。 generate-for语句：1、generate-for语句必须用genvar关键字定义for的索 阅读全文

posted @ 2022-02-20 17:25 是晓雨呀 阅读(2243) 评论(0) 推荐(0)

Pipeline Stages
摘要：Pipeline Stages=1，数据输入后，输出在之后第一个时钟上升沿 Pipeline Stages=2，数据输入后，输出在之后第两个时钟上升沿、、、以此类推 Pipeline Stages即流水线模式，可以提高指令执行的吞吐量 在IC的制成中，一条指令的执行是被分成多个stage的，每个st 阅读全文

posted @ 2022-02-15 14:23 是晓雨呀 阅读(1348) 评论(0) 推荐(0)

Vivado FFT ip核
摘要：FFT C_MODEL:http://xilinx.eetrend.com/content/2021/100062902.html 有四种可选择的FFT运算方式：1. PipelinedStreaming I/O1. Radix-4Burst I/O1. Radix-2Burst I/O1. Rad 阅读全文

posted @ 2022-01-25 19:30 是晓雨呀 阅读(447) 评论(0) 推荐(0)

Verilog基础
摘要：generate-for只针对于module、reg、net、assign、always、parameter、if else、case、function、initial、task等语句或者模块，而for只针对于非例化的循环，如赋值等。 genvar i generate for begin :end 阅读全文

posted @ 2021-11-23 20:43 是晓雨呀 阅读(40) 评论(0) 推荐(0)

verilog 常用系统函数及例子
摘要：1.打开文件 integer file_id; file_id = fopen("file_path/file_name"); 2.写入文件：$fmonitor,$fwrite,$fdisplay,$fstrobe //$fmonitor只要有变化就一直记录 $fmonitor(file_id, " 阅读全文

posted @ 2021-10-27 21:34 是晓雨呀 阅读(1131) 评论(0) 推荐(0)

与全局时钟资源相关的Xilinx原语：BUFG, IBUFG, DCM
摘要：IBUFG即输入全局缓冲，是与专用全局时钟输入管脚相连接的首级全局缓冲。所有从全局时钟管脚输入的信号必须经过IBUFG单元，否则在布局布线时会报错。IBUFG支持AGP、CTT、GTL、GTLP、HSTL、LVCMOS、LVDCI、LVDS、LVPECL、LVTTL、PCI、PCIX和 SSTL等多 阅读全文

posted @ 2021-10-19 10:18 是晓雨呀 阅读(6999) 评论(0) 推荐(0)

FPGA跨时钟域处理-待更新握手
摘要： 阅读全文

posted @ 2021-10-18 17:42 是晓雨呀 阅读(46) 评论(0) 推荐(0)

时序分析
摘要：寄存器建立时间与保持时间分析 阅读全文

posted @ 2021-10-18 14:27 是晓雨呀 阅读(98) 评论(0) 推荐(0)

xilinx7系列FPGA片上资源说明。。FDCE-FDPE-FDRE-FDSE
摘要：FDCE：Primitive: D Flip-Flop with Clock Enable and AsynchronousClear，具有异步复位和时钟使能功能的D触发器。 异步复位：它是指无论时钟沿是否到来，只要复位信号有效，就对系统进行复位。 verilog实例化模板： 1 FDCE #( 2 阅读全文

posted @ 2021-10-18 12:28 是晓雨呀 阅读(2752) 评论(0) 推荐(0)

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