Verilog基础

generate-for只针对于module、reg、net、assign、always、parameter、if else、case、function、initial、task等语句或者模块，而for只针对于非例化的循环，如赋值等。

genvar i generate for begin :end endgenerate

函数function与任务task：任务可以定义自己的仿真时间单位，任务可以启动其他任务与函数，任务对输入输出端口个数无要求可以有可以没有，任务相当于一段操作，函数相当于一个小模块，且一般都会有输入和输出。