FIFO IP核

大概讨论：

xilinx FIFO的使用及各信号的讨论 - 与非网 (eefocus.com)

 

fifo ip各端口详细说明：

vivado的FIFO IP核_Neo的战斗部-CSDN博客_fifo ip核

IP核之FIFO_闵小白的博客-CSDN博客

 

fifo介绍及fifo IP核使用(附完整工程链接)_piper291023的博客-CSDN博客

 

full flags reset value：

选1的时候使带full的信号在复位结束后一段时间内会拉高，选0的时候会这些信号复位结束这段时间不会拉高（实际还是不能用），需要用到prog_full这些信号的时候选0.

 

Enable Safety Circuit ( WR_RST_BUSY 和 RD_RST_BUSY ):

FIFO IP核报Memory Collision Error on RAMB36E1解决方案 - 知乎 (zhihu.com)

 

xlinx解释：

满标志复位值为 1：

FIFO 需要 1 个写时钟周期的最小异步复位脉冲。

复位无效后，满标志在 3 个时钟周期 (wr_clk) 后无效，FIFO 现在准备好写入。

因此，为了避免意外行为，当 reset 被断言时，wr_en 和 rd_en 不能被断言。

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满标志复位值为 0：

FIFO 需要 1 个写时钟周期的最小异步复位脉冲。

Wr_en 可以在异步复位置位后大约三个时钟周期置位。

上溢和下溢将在复位后无效。

 

异步复位行为（内存类型为内置 FIFO）

内置 FIFO 需要至少 3 个读写时钟周期的异步复位脉冲。

在复位期间，wr_en 和 rd_en 不能被置位。

Wr_en 可以在异步复位释放后置位。