黑发勤学，白首无悔。

摘要： 【1】. Verilog 代码中，if 语句注意事项； （1） always @(posedge clk_i) begin if (A) B <= 16'h0; C <= C + 16'h1; end (2) always @(posedge clk_i) begin if(A) B <= 16'h 阅读全文

摘要： 1. 内容简介： 前10章：确定性信号处理的知识，包括离散时间信号及系统的介绍、z变换、傅里叶变换、频率分析以及滤波器设计等。 后4章，介绍随机数字信号处理的知识，主要学习多速率数据信号处理、线性预测、自适应以及功率谱设计。 电子工业出版社，“国外电子与通信教材系列”； 覆盖了电路理论与应用、信号与 阅读全文