2025年1月14日
【组合和时序逻辑杂记（1）】
摘要： 【1】. Verilog 代码中，if 语句注意事项； （1） always @(posedge clk_i) begin if (A) B <= 16'h0; C <= C + 16'h1; end (2) always @(posedge clk_i) begin if(A) B <= 16'h 阅读全文
posted @ 2025-01-14 09:26 小熊星 阅读(23) 评论(0) 推荐(0)