摘要：
本文介绍一下Debussy工具的使用，它是一个非常好用的verilog/vhdl调试工具！！！ ... 阅读全文
posted @ 2020-10-20 22:33
耐心的小黑
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摘要：
一、NC-Verilog概述 二、两种模式运行SimVision 三、准备工作介绍 四、启动NClaunch 五、开... 阅读全文
posted @ 2020-10-18 13:09
耐心的小黑
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摘要：
一、什么是综合? Verilog HDL或VHDL都只是一种硬件的描述语言，并且允许在不同的抽象层次上对电路进行建模。Verilog... 阅读全文
posted @ 2020-10-17 17:19
耐心的小黑
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摘要：
一、算法说明 1、具体的Booth算法原理，可以自行搜索，这里提供两篇文章，仅供参考。 https://www.cnblogs.co... 阅读全文
posted @ 2020-10-15 17:35
耐心的小黑
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摘要：
一、前言 BCD码（Binary-Coded Decimal）用4位二进制数来表示十进制数中的0~9这10个数码。4位二进制正常情... 阅读全文
posted @ 2020-10-09 18:23
耐心的小黑
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摘要：
1、RTL代码 module clock_24_60( clk, rst, hour_h, hour... 阅读全文
posted @ 2020-10-03 23:41
耐心的小黑
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摘要：
一、有符号加法器 对于同一个加法器来说，其实输入无论是有符号数还是无符号数都是可以的。以我之前写的8位二进制加法器：传送门 为例，第... 阅读全文
posted @ 2020-10-03 22:29
耐心的小黑
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摘要：
一、功能概述： 先行进位加法器是对普通的全加器进行改良而设计成的并行加法器，主要是针对普通全加器串联时互相进位产生的延迟进行了改良。... 阅读全文
posted @ 2020-10-03 18:33
耐心的小黑
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摘要：
一、算法(非原创) 在Verilog HDL语言中虽然有除的运算指令，但是除运算符中的除数必须是2的幂，因此无法实现除数为任意整数的... 阅读全文
posted @ 2020-10-03 13:51
耐心的小黑
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摘要：
一、移位相加乘法器—串行形式 1、RTL代码 module unsigned_mul_1 #( paramet... 阅读全文
posted @ 2020-09-29 21:51
耐心的小黑
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