当前标签：Verilog

jchdl - RTL实例 - MOS6502 Mem

wjcdx 2018-11-18 19:23 阅读:379 评论:0 推荐:0

jchdl - RTL实例 - MOS6502 CPU

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jchdl - RTL实例 - MOS6502 ALU

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jchdl - RTL实例 - MOS6502 ALU (Verilog)

wjcdx 2018-11-13 21:56 阅读:761 评论:0 推荐:0

jchdl - RTL实例 - And2And（结构体嵌套的使用）

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jchdl - RTL实例 - And2（结构体的使用）

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jchdl - RTL实例 - Adder4Carry

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jchdl - RTL实例 - Adder

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jchdl - RTL实例 - Counter4

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jchdl - RTL实例 - Mux

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jchdl - RTL实例 - AndReg

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jchdl - RTL实例 - AndAnd

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jchdl - RTL实例 - And

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jchdl - GSL实例 - Counter

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jchdl - GSL实例 - Shifter

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jchdl - GSL实例 - Register

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jchdl - GSL实例 - DFlipFlop（D触发器）

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jchdl - GSL实例 - DLatch（D锁存器）

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jchdl - GSL实例 - Div

wjcdx 2018-10-22 21:33 阅读:214 评论:0 推荐:0

jchdl - GSL实例 - MulC2（有符号数的乘法）

wjcdx 2018-10-22 21:31 阅读:239 评论:0 推荐:0