当前标签：Verilog

jchdl - GSL实例 - Mul（无符号数的乘法）

wjcdx 2018-10-22 21:30 阅读:415 评论:0 推荐:0

jchdl - GSL实例 - LogicalLeft

wjcdx 2018-10-22 21:29 阅读:166 评论:0 推荐:0

jchdl - GSL实例 - Shifter

wjcdx 2018-10-22 21:28 阅读:168 评论:0 推荐:0

jchdl - GSL实例 - Concat

wjcdx 2018-10-22 19:40 阅读:145 评论:0 推荐:0

jchdl - GSL实例 - Assign

wjcdx 2018-10-22 19:39 阅读:191 评论:0 推荐:0

Verilog - ABS代码重构

wjcdx 2018-10-18 20:56 阅读:1214 评论:0 推荐:0

使用RTL进行硬件模型编程的局限性

wjcdx 2018-09-26 10:06 阅读:944 评论:0 推荐:0

非阻塞赋值（Non-blocking Assignment）是个伪需求(2)

wjcdx 2018-09-26 10:05 阅读:542 评论:0 推荐:0

jchdl - GSL实例 - Sub（二的补码实现）

wjcdx 2018-09-26 10:02 阅读:340 评论:0 推荐:0

jchdl - GSL实例 - ComplementTwo（二的补码）

wjcdx 2018-09-26 10:01 阅读:247 评论:0 推荐:0

jchdl - GSL实例 - ComplementOne（一的补码）

wjcdx 2018-09-26 10:00 阅读:304 评论:0 推荐:0

jchdl - GSL实例 - Add

wjcdx 2018-09-21 12:26 阅读:307 评论:0 推荐:0

jchdl - GSL实例 - Mux4（使用WireVec简化输入线声明）

wjcdx 2018-09-20 08:42 阅读:383 评论:0 推荐:0

jchdl - GSL实例 - Mux4（使用Mux）

wjcdx 2018-09-20 08:42 阅读:809 评论:0 推荐:0

jchdl - GSL实例 - Mux4

wjcdx 2018-09-20 08:41 阅读:315 评论:0 推荐:0

jchdl - GSL实例：FullAdder（使用HalfAdder实现）

wjcdx 2018-09-19 12:34 阅读:538 评论:0 推荐:0

jchdl - GSL实例：FullAdder

wjcdx 2018-09-19 12:33 阅读:349 评论:0 推荐:0

jchdl - GSL实例：HalfAdder

wjcdx 2018-09-19 12:32 阅读:739 评论:0 推荐:0

jchdl进展 - 20180918

wjcdx 2018-09-18 15:06 阅读:204 评论:0 推荐:0

Verilog缺少一个复合数据类型，如C语言中的结构体

wjcdx 2018-09-18 14:39 阅读:1530 评论:0 推荐:0