Verilog HDL - 随笔分类(第13页) - wjcdx

jchdl - GSL Port

摘要：https://mp.weixin.qq.com/s/DVmMrCFgNLuZDtssQ85w7A org.jchdl.model.gsl.core.meta.Port.java generated by Intellij IDEA powered by yFiles. 一. 类结构主阅读全文

posted @ 2018-09-09 23:59 wjcdx 阅读(188) 评论(0) 推荐(0)

jchdl - 初次使用建立项目示例

摘要：https://mp.weixin.qq.com/s/HaarKjpHan08RUTlEX0XHg 一. 下载并安装JDK 8 下载链接：https://www.oracle.com/technetwork/java/javase/downloads/index.html 当前最新版本为JDK10，阅读全文

posted @ 2018-09-07 23:18 wjcdx 阅读(321) 评论(0) 推荐(0)

jchdl - 门和开关层（GSL）

摘要：https://mp.weixin.qq.com/s/dcBfMLOuaFtrk6i149vIVQ 第一部分静态建模：拓扑模型 GSL层拓扑建模相对简单，由线和节点组成：线连接各个节点；节点上带有input/output/inout三种类型的接口（Port），供线连接；一. Port 线与节阅读全文

posted @ 2018-09-07 23:17 wjcdx 阅读(387) 评论(0) 推荐(0)

数字电路建模 - jchdl

摘要：https://mp.weixin.qq.com/s/uWU6i30_q7wJT3yVJ8yqnQ jchdl：Jianchang Constructed Hardware Description Library，使用Java语言开发的硬件描述库。（Java是商标不让用，那就用名字 :-）一. 设阅读全文

posted @ 2018-09-07 23:16 wjcdx 阅读(453) 评论(0) 推荐(0)

拨开云雾-Verilog是个大杂烩（中性）

摘要：https://mp.weixin.qq.com/s/HKxX_79DtnXmFU1Mwt1GwA 一. 有意为之 Verilog是个大杂烩，这是有意而为之。 Verilog IEEE Std(1364-2005)的摘要中写道：提取一下： Verilog HDL的意在：for use in 阅读全文

posted @ 2018-09-06 22:08 wjcdx 阅读(206) 评论(0) 推荐(0)

Chisel3-创建工程并转换为Verilog代码

摘要：https://mp.weixin.qq.com/s/ie0R3v60IcrI6beTXHrgSg 基于Intellj IDEA+Scala插件模式开发因为Chisel内嵌于Scala，所以Chisel3的项目实际上是Scala的项目，构建使用sbt。下面使用官方网站上面的例子Adder，创建第阅读全文

posted @ 2018-09-05 23:18 wjcdx 阅读(4519) 评论(0) 推荐(0)

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