Verilog HDL - 随笔分类(第10页) - wjcdx

Chisel3 - Wire & Reg

摘要：https://mp.weixin.qq.com/s/Y26N5P4XOr5e3uyi5XQY-w 不同于Verilog，Chisel中Wire和Reg并不是数据类型，而是数据容器，作为数据的一个特征而存在。 Wire和Reg作为数据容器，只是标识了变量是否可以存值这一个特征。但这不是数据类型的主要阅读全文

posted @ 2018-12-01 22:31 wjcdx 阅读(1812) 评论(0) 推荐(0)

Chisel3 - 复合数据类型

摘要：https://mp.weixin.qq.com/s/rXYqiZKuBpAYL8R94zxgRA Chisel允许用户根据需要，把基本数据类型组合成为复合数据类型使用。如C语言里面的结构体，这样可以极大的简化Verilog中输入输出接口的声明和使用。复合数据类型相关的类如下：其中： 1. 阅读全文

posted @ 2018-11-30 21:26 wjcdx 阅读(651) 评论(0) 推荐(0)

Chisel3 - 基本数据类型

摘要：https://mp.weixin.qq.com/s/bSrM-wLRn7O_75xYKeoaEQ Chisel中的基本数据类型，不是Verilog中的Wire和Reg。Wire和Register只是数据的容器，而非数据本身。所以Chisel中的数据类型抽象层次更高一些，更关注数据的行为和组织形式的阅读全文

posted @ 2018-11-29 23:00 wjcdx 阅读(1454) 评论(0) 推荐(0)

Chisel3 - 字面量（literal）

摘要：https://mp.weixin.qq.com/s/uiW4k4DeguvYsG8LhHk2Ug 介绍Chisel3中基本数据类型的字面量的写法，及其背后的实现机制，也就是Scala隐式规则。参考链接： https://github.com/freechipsproject/chisel3/wi 阅读全文

posted @ 2018-11-28 22:19 wjcdx 阅读(916) 评论(0) 推荐(0)

Chisel3 - 使用chisel-iotesters进行验证

摘要：https://mp.weixin.qq.com/s/KqyklKrPLtPm38sftMYlHA 1. 使用Maven获取库 Chisel相关的库基本上都可以使用Maven获取到（https://mvnrepository.com/artifact/edu.berkeley.cs）：其中C 阅读全文

posted @ 2018-11-27 23:06 wjcdx 阅读(2782) 评论(0) 推荐(0)

Chisel3-Intellij IDEA中使用sbt构建Chisel项目

摘要：https://mp.weixin.qq.com/s/gssjiiPW6zUzKwCFZdNduw 1. 使用Intellij IDEA创建Scala项目 Chisel项目，就是构建Scala项目。Intellij IDEA支持使用Maven等多种方式构建Scala项目：这里选择Mav 阅读全文

posted @ 2018-11-26 23:32 wjcdx 阅读(6021) 评论(0) 推荐(0)

Chisel3 - 参考资料汇总

摘要：https://mp.weixin.qq.com/s/mIexKCFA1MQNOl4M_iVkjg 1. 官方网站 https://chisel.eecs.berkeley.edu/ 2. Wiki https://github.com/freechipsproject/chisel3/wik 阅读全文

posted @ 2018-11-25 12:23 wjcdx 阅读(1568) 评论(0) 推荐(0)

jchdl - RTL实例 - MOS6502 SoC

摘要：https://mp.weixin.qq.com/s/H2UBmZa9fpM6_FM2_MucTQ 实现一个SoC作为顶层模块，包含Cpu、Mem两个子模块，并驱动运行。参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/mo 阅读全文

posted @ 2018-11-18 19:24 wjcdx 阅读(338) 评论(0) 推荐(0)

jchdl - RTL实例 - MOS6502 CPU

摘要：https://mp.weixin.qq.com/s/OguQKMU64GGdinCJjgyeKw 实现MOS6502 CPU，主要是实现状态机。参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/exam 阅读全文

posted @ 2018-11-18 19:23 wjcdx 阅读(503) 评论(0) 推荐(0)

jchdl - RTL实例 - MOS6502 Mem

摘要：https://mp.weixin.qq.com/s/ST8q-VWOT47kcYg10-4AQw 实现一个简单的内存模块，匹配MOS6502 CPU使用。参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl 阅读全文

posted @ 2018-11-18 19:23 wjcdx 阅读(382) 评论(0) 推荐(0)

jchdl - RTL实例 - MOS6502 ALU

摘要：https://mp.weixin.qq.com/s/nMxYVC2djk7DdAforerZPA 使用jchdl RTL实现MOS6502 CPU的ALU。参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rt 阅读全文

posted @ 2018-11-14 21:07 wjcdx 阅读(348) 评论(0) 推荐(0)

jchdl - RTL实例 - MOS6502 ALU (Verilog)

摘要：https://mp.weixin.qq.com/s/jLUz757FQZjMEYzYb2AIww MOS6502是简单，但是曾经相当流行的一款CPU。网上有很多模拟程序可供学习使用。这里使用一个较为精简的Verilog项目，介绍MOS6502这款CPU的运行机制，然后使用jchdl进行模拟。参考阅读全文

posted @ 2018-11-13 21:56 wjcdx 阅读(764) 评论(0) 推荐(0)

jchdl - RTL实例 - And2And（结构体嵌套的使用）

摘要：https://mp.weixin.qq.com/s/PQIPkDymvcGc_re8ux50vA 结构体可以嵌套使用。参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/And2/And2 阅读全文

posted @ 2018-11-10 10:11 wjcdx 阅读(301) 评论(0) 推荐(0)

jchdl - RTL实例 - And2（结构体的使用）

摘要：https://mp.weixin.qq.com/s/qTgeBF9N0mx5UK3xWDb3jg jchdl对Verilog做了增强，增加了用户自定义结构体类型。使用自定义结构体，可以对输入和输出接口进行分类，并简化模块输入输出接口的定义。参考链接 https://github.com/wjcd 阅读全文

posted @ 2018-11-10 10:10 wjcdx 阅读(350) 评论(0) 推荐(0)

jchdl - RTL实例 - Adder4Carry

摘要：https://mp.weixin.qq.com/s/j4zLmjKgau2vRXVNfm0SIA 带进位的加法。参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/Adder4Carry. 阅读全文

posted @ 2018-11-09 13:13 wjcdx 阅读(254) 评论(0) 推荐(0)

jchdl - RTL实例 - Counter4

摘要：https://mp.weixin.qq.com/s/xtvMj5f-Uvx3vesVnH0P_A 计数器。参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/Counter4.java 1 阅读全文

posted @ 2018-11-09 13:12 wjcdx 阅读(268) 评论(0) 推荐(0)

jchdl - RTL实例 - Adder

摘要：https://mp.weixin.qq.com/s/9S29BCTcJfbpR62ALjSidA 加法器。参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/Adder4.java 1.创阅读全文

posted @ 2018-11-09 13:12 wjcdx 阅读(252) 评论(0) 推荐(0)

jchdl - RTL实例 - Mux

摘要：https://mp.weixin.qq.com/s/OmQRQU2mU2I5d-qtV4PAwg 二选一输出。参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/Mux.java 1.创建阅读全文

posted @ 2018-11-09 13:11 wjcdx 阅读(504) 评论(0) 推荐(0)

jchdl - RTL实例 - AndReg

摘要：https://mp.weixin.qq.com/s/p4-379tBRYKCYBk8AZoT8A 输入两组线相与，结果输出到寄存器。参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/example/An 阅读全文

posted @ 2018-11-02 22:53 wjcdx 阅读(191) 评论(0) 推荐(0)

jchdl - RTL实例 - AndAnd

摘要：https://mp.weixin.qq.com/s/JhUB3M1WhjAyUrN1HPIPTA AndAnd是三输入与门模块，输出为相与的结果。参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/rtl/exa 阅读全文

posted @ 2018-11-02 22:52 wjcdx 阅读(155) 评论(0) 推荐(0)

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随笔分类 - Verilog HDL

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