随笔分类 - Verilog HDL
摘要：https://mp.weixin.qq.com/s/GrYJ4KXEFRoLLmLnAGoMSA 原理图 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/example/Mux4.java 1.创
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摘要：https://mp.weixin.qq.com/s/yJx_dV6ScUStJtPWVuD38w 原理图 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/example/Mux4.java 1.创
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摘要：https://mp.weixin.qq.com/s/hh0eExVFC6cxzpvNI1cA9A 使用门实现四选一选择器。 原理图 参考链接 https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/example/
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摘要：https://mp.weixin.qq.com/s/5mcYAllizuxyr3QSNrotrw 全加器是能够计算低位进位的二进制加法电路。与半加器相比,全加器不只考虑本位计算结果是否有进位,也考虑上一位对本位的进位,可以把多个一位全加器级联后做成多位全加器. 参考链接 https://githu
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摘要：https://mp.weixin.qq.com/s/CtT08xZON0YxnheqDM2FAw 全加器是能够计算低位进位的二进制加法电路。与半加器相比,全加器不只考虑本位计算结果是否有进位,也考虑上一位对本位的进位,可以把多个一位全加器级联后做成多位全加器. 逻辑图 真值表 参考链接
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摘要：https://mp.weixin.qq.com/s/Y97bIro7UlPPFCoPlzgmOQ 半加器电路是指对两个输入相加，输出一个结果位和，没有进位输入的电路。 是实现两个一位二进制数的加法运算电路。 逻辑图 真值表 参考链接 https://github.com/wjcdx/j
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摘要：这几天看了下SystemC，发现与jchdl相似的地方，或者jchdl与之相似的地方。 但总体而言： 1. jchdl的模型更简单，更清晰； 2. jchdl还有一些建模需要的工具需要补充，比如: inout port, RTL需要增加logic以支持四值逻辑，再者jchdl要考虑如何实现sal或者
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摘要：https://mp.weixin.qq.com/s/_9UsgUQv-MfLe8nS938cfQ Verilog中的数据类型（Data Type）是分散的，缺少一个复合数据类型：把多个wire, reg组合到一起成为一个新的类型。 如C语言里面的结构体（struct），SystemVerilog已
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摘要：https://mp.weixin.qq.com/s/yP9xKeg0iHJChuMPzxdJtA https://github.com/wjcdx/jchdl/blob/master/src/org/jchdl/model/gsl/operator/conditional/Mux.java
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摘要：https://mp.weixin.qq.com/s/ANlBqbDxiqV5BH9TtIxNjg 一. 非阻塞赋值（Non-blocking Assignment）是个伪需求 二. Delay只有两种实现方式？ 1. 利用器件（线、们）的物理特性，进行延时；2. 定时延时：使用高频clk和计数寄存
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摘要：https://mp.weixin.qq.com/s/mH84421WDGRb7cuU5FEFIQ Verilog的赋值很是复杂，包括： 1. Continuous assignment; 2. Procedural assignment: a. Blocking Assignment; b. No
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摘要：https://mp.weixin.qq.com/s/2_0yQYdHlSQzPw7vX7NuHA 因为建模方式的不同，RTL值的传播不同于GSL值的传播。 jchdl GSL模型的信息较多，知道Port的upstream Port和downstream Ports，也就是知道值的变化从哪里传
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摘要：https://mp.weixin.qq.com/s/Sr4ffU4TPPoUJpdInwWd6w jchdl Module类在概念上对应Verilog的module，作为所有用户自定义模块的父类。 所有用户创建的节点，必须继承Module类。Module为用户创建模块提供了很多支持方法，但把
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摘要：https://mp.weixin.qq.com/s/pR6b6i98P9dRU8bhZkKaww 观察Verilog代码可以发现，对逻辑的描述中都是assign和always代码块。这正对应了硬件电路中的一个个并行电路模块。 参考Verilog，jchdl支持Assign和Always两种bloc
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摘要：https://mp.weixin.qq.com/s/P9uoJwIYdM-mbiR9WCtJCg hardware modeling基于事件驱动模型，RTL中定义了多种事件。 jchdl 参考了Verilog中的事件类型。 一. PosEdgeEvent 上升沿事件。对应Verilog中的p
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摘要：https://mp.weixin.qq.com/s/hWYW1Bn WhpwVu2e98qA 一. Bit 类结构如下： 主要属性： value: bit的值，只支持0,1， 分别为 Bit.BIT_0 和 Bit.BIT_1； 主要方法： 构造方法 Bit(): 创建一个Bit，值为
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摘要：https://mp.weixin.qq.com/s/gNN2eiJnr9N02xdZVQceDQ 相较于GSL层对物理连接的建模，RTL层提高了一个抽象层次： 把物理的触发器提取为抽象的寄存器数据类型，简化了从触发器中存取值的操作。 把物理的门和开关原语的逻辑，提取为操作符号& | ~等，甚
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摘要：https://mp.weixin.qq.com/s/jgMljoca-Cwe9x0NaTLzZg GSL的拓扑模型是线和节点连接的模型，值的传播，即是值在线和节点之间传播和转化的过程。 值的传播有两种方式： 深度优先； 广度优先； 如果值不变，则终止传播。这样可以破除触发器那样带环的拓扑结构导致的
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摘要：https://mp.weixin.qq.com/s/Oa4qgjIUccu5Y-Jlqcyn_A org.jchdl.model.gsl.core.meta.Node.java generated by Intellij IDEA powered by yFiles Node为所有节点的父类
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摘要：https://mp.weixin.qq.com/s/4w_wwwCd6iBhh0QR2wK81Q org.jchdl.model.gsl.core.datatype.net.Wire.java generated by Intellij IDEA powered by yFiles. 一.
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