摘要： 0. FPGA引脚接上 Reset#,PWDN,XCLK,I2C,ENA(cmos Power enable)，PCLK, HS, VS. 1. 时序，需要写一个coms_ctrl.v满足下面时序要求，使用ENA控制AVDD,DOVDD. 2. i2c地址0x78；这款cmos register和a 阅读全文

摘要： 地址：http://blog.csdn.net/foreverhuylee/article/details/21889025 用了两年的VC，其实对OnPaint的工作原理一直都是一知半解。这两天心血来潮，到BBS上到处发帖询问，总算搞清楚了，现在总结一下。 对于窗口程序，一般有个特点：窗口大部分的 阅读全文

摘要： http://www.cnblogs.com/gosteps/archive/2013/04/01/2994435.html 阅读全文

摘要： 转自：http://blog.163.com/fabulous_wyg/blog/static/174050785201251935151291/本文针对FPGA实际开发过程中，出现故障后定位困难、反复修改代码编译时间过长、上板后故障解决无法确认的问题，提出了一种采用仿真的方法来定位、解决故障并验证故障解决方案。可以大大的节约开发时间，提高开发效率。FPGA近年来在越来越多的领域中应用，很多大通信系统（如通信基站等）都用其做核心数据的处理。但是过长的编译时间，在研发过程中使得解决故障的环节非常令人头痛。本文介绍的就是一种用仿真方法解决故障从而减少研发过程中的编译次数，最终达到准确定位故障、缩短 阅读全文

摘要： DataSocket编辑在baidu上看到的 转到我的blog O(∩_∩)O~DataSocket技术是NI公司推出的面向测控领域的网络通信技术。DataSocket技术基于Microsoft的COM和ActiveX技术，对TCP/IP协议进行高度封装，面向测量和自动化应用，用于共享和发布实时数据DamSockd能有效地支持本地计算机上不同应用程序对特定数据的同时应用，以及网络和不同计算机的多个应用程序之间的数据交互，实现跨机器、跨语言、跨进程实时数据共享。在测试测量过程中，用户只需要知道数据源和数据宿及需要交换的数据就可以直接进行高层应用程序的开发，实现高速数据传输，而不必关心 底层的实现 阅读全文

摘要： 1.用一些图像压缩算法. 将图像转成JPEG格式2.然后使用datasocket,3.在接收端再将JPEG图像解压还原为原图.4.使用Flatten to String.vi对图像进行平化，然后通过DataSocket 写函数传输平化后的比特字符串. 在接收端, 接收到的字符串需要使用Unflatten from String.vi进行去平化以在图像显示控件中显示.参考链接:http://digital.ni.com/public.nsf/allkb/5A663C8CD4C05AE7862573700025F84CTransfer Images Over the Networkhttp://w 阅读全文

摘要： 其实我的需求是 同一台电脑中两个可执行程序之间共享数据；以前没有接触过 共享变量， 和全局变量；在网上找了相关资料如下；得出的结论是：因为每个可执行程序都会有自己的内存控件，所以全局变量只能在可执行程序内部的不同VI之间共享数据。全局变量不能在两个可执行程序之间共享数据。1. 使用LabVIEW共享变量http://www.ni.com/white-paper/4679/zhs/http://digital.ni.com/public.nsf/allkb/B8068645DB31F0D3862577EA0037C39Ahttp://digital.ni.com/public.nsf/allkb 阅读全文

摘要： http://blog.chinaaet.com/detail/21535.html任意频率分频原理任意频率分频原理在FPGA中某些应用场合，对频率要求比较高的情况下，用相位累加器原理来生成固定频率的方法，未尝不可。我们规定，对Cnt进行对半50%拆分，具体如下：（1）当的时候，，即低电平；（2）当的时候，fo=1，即高电平。同上：在FPGA中应用，Verilog代码如下所示：/**************************************************** Module Name : clk_generator* Engineer : Crazy Bingo* Tar 阅读全文

摘要： 影响FPGA设计中时钟因素的探讨from:http://www.cnblogs.com/crazybingo/archive/2010/12/08/1900450.html时钟是整个电路最重要、最特殊的信号，系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错；因而明确FPGA设计中决定系统时钟的因素，尽量较小时钟的延时对保证设计的稳定性有非常重要的意义。1.1 建立时间与保持时间 建立时间（Tsu：set up time）是指在时钟沿到来之前数据从不稳定到稳定所需的时间，如果建立的时间不满足要求那么数据将不能在这个时钟上升沿被稳. 阅读全文

摘要： 以前理解的误区1。在生产者和消费者while中加入了waituntil, 向生产者和消费者同步,这是错误的做法; 原因有2: a,生产者和消费者架构中有队列,队列其实就是缓存,只要缓存大就可以; b.waituntil的作用是同步,有点超时则强制stop的意思,而这不是设计的本意;2.官方代码也没有加入waituntil.(当按下STOP后如果队列中没有数据则释放队列,消费中没有stop的局部变量而是连接到errorcluster,队列中如果没有元素当然报错了.)3.知识点:http://bbs.gsdzone.net/showtopic.aspx?page=end&forumpage 阅读全文