随笔分类 -  数字前端设计

Verilog--带双向握手的乒乓BUFFER
摘要：网上没什么比较好的乒乓sram设计，有的还需要收费，于是自己写了一个Verilog源码，与大家讨论与学习。 一：介绍 “ 乒乓操作” 是一个常常应用于数据流控制的处理技巧， 典型的乒乓操作方法如图 1 所示。 乒乓操作的处理流程为：输入数据流通过“ 输入数据选择单元” 将数据流等时分配到两个数据缓冲 阅读全文
posted @ 2021-10-18 14:44 will_w 阅读(5702) 评论(0) 推荐(0)
Verilog对数据进行四舍五入（round）与饱和（saturation）截位
摘要：转载：https://www.cnblogs.com/liujinggang/p/10549095.html 一、软件平台与硬件平台 软件平台： 操作系统：Windows 8.1 64-bit 开发套件：Vivado2015.4.2 Matlab2016a 仿真工具：Vivado自带仿真器 二、引言 阅读全文
posted @ 2021-09-24 09:26 will_w 阅读(1077) 评论(0) 推荐(0)
双线性插值原理
摘要：目录 1.什么是插值2.常用的插值算法3.最近邻法(Nearest Interpolation)4.单线性插值5.双线性插值6.双线性插值的优化 1.什么是插值Interpolation is a method of constructing new data points within the r 阅读全文
posted @ 2021-09-03 14:15 will_w 阅读(1757) 评论(0) 推荐(0)
Verilog 浮点数的定点化
摘要：一、概念 1、浮点数：小数点位置是漂浮不定的。 例如：浮点数运算 1.1 * 1.1 = 1.21，小数点位置发生了变化。 IEEE 754 规定，浮点数的表示方法为： 最高的 1 位是符号位 s，接着的 8 位是指数E，剩下的 23 位为有效数字 M。 2、定点数：小数点的位置是确定的。 例如：定 阅读全文
posted @ 2021-09-03 10:13 will_w 阅读(4325) 评论(0) 推荐(2)
Verilog的奇淫技巧
摘要：奇技淫巧我不会，但我这有一些我工作后才学到的一些Verilog写法。 数字电路设计主要就是，选择器、全加器、比较器，几个常用逻辑门，再加个D触发器，电路基本都能实现了。 组合逻辑+时序逻辑 组合逻辑用assign或always@（*）实现， 时序逻辑用always@（posedge clk or n 阅读全文
posted @ 2021-09-03 09:41 will_w 阅读(1128) 评论(0) 推荐(1)
数字前端开发简介
摘要：转载：硅农 经典的ASIC开发流程主要有： 以算法设计为主导 算法C代码手工转换为RTL RTL与算法C代码生成的测试向量对比进行验证 依赖FPGA做大量实时、现场测试 适合通信信号处理，音视频处理或图像处理等产品 我的工作主要就是将算法C代码手工转换为RTL，尤其是通信芯片的设计，算法主要是将浮点 阅读全文
posted @ 2021-09-03 09:40 will_w 阅读(515) 评论(0) 推荐(0)
画时序图的开源插件--Wavedorm使用简介
摘要：简介 WaveDrom是一款Javascript应用程序，它可以用来描述数字时序图，通过自己编写描述的语言实时生成时序图。 第1步：信号含义 {signal: [ { name: "Alfa", wave: "01.0.z1z0.x.=0hlHLud.23456789x" }, ]} 第2步：时钟 阅读全文
posted @ 2021-08-12 10:42 will_w 阅读(1946) 评论(0) 推荐(0)
Verilog流水线控制器-valid与ready的握手机制
摘要：1 功能描述: 在我们的流水线设计中有 5 个pipe stages。这意味着在 5 个时钟周期后可以在输出端口观察到输入数据,所有阶段都必须准备好同时进行。当 out_rdy 无效时，必须保留输出 vld & data 直到 out_rdy 有效。如果out_rdy 无效并且所有pipe stag 阅读全文
posted @ 2021-07-28 14:32 will_w 阅读(3818) 评论(1) 推荐(1)
Verilog中generate及prameter语法的使用
摘要：一：generate 的作用 1）构造循环结构，用来多次实例化某个模块 2）构造条件generate结构，用来在多个块之间最多选择一个代码块，条件generate结构包含if--generate结构和case--generate形式。 3) 断言 generate 循环结构 generate循环的语 阅读全文
posted @ 2021-07-16 11:17 will_w 阅读(1569) 评论(0) 推荐(0)
Dump(储存) FSDB脚本
摘要：fsdb(Fast Signal DataBase) 是Spring Soft （Novas）公司 Debussy / Verdi 支持的波形文件，一般较小，使用较为广泛，其余仿真工具如ncsim，modlesim等等可以通过加载Verdi 的PLI （一般位于安装目录下的share/pli 目录下 阅读全文
posted @ 2021-07-07 10:24 will_w 阅读(5219) 评论(0) 推荐(0)
同步FIFO与异步FIFO的Verilog实现
摘要：1 module sync_fifo( 2 input sys_clk, 3 input sys_rst_n, 4 input [7:0] wr_data, 5 input wr_en, 6 input rd_en, 7 8 output reg [7:0] rd_data, 9 output re 阅读全文
posted @ 2020-07-16 11:15 will_w 阅读(278) 评论(0) 推荐(0)
一个简单的奇数分频Verilog
摘要：module divide_3 ( input clk, input rst_n, output clk_out ); parameter N = 3 ;//分频系数 reg div_1,div_2; reg [1:0] cnt_1,cnt_2; assign clk_out = div_1 | d 阅读全文
posted @ 2020-07-15 16:18 will_w 阅读(289) 评论(0) 推荐(0)