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https://zhuanlan.zhihu.com/p/166147511 前言 `ifdef条件编译语句在逻辑设计中还是很常见的，但也常见一些滥用的情况，这应该避免。 应该在什么情况下使用呢？ 例如：一部分代码可能有时候用，有时候不用，为了避免全部编译占用资源，可以使用条件编译语句。 下面正式介 阅读全文
posted @ 2022-03-04 09:48
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DC ：Design Compiler，synopsys的一种综合工具，将RTL综合成网表(netlist) DCG：DC-Graphical 1、起首简略的讲，DCG包括DCT所有fearture，DCT包括DC所有fearture，固然有一些DC的fearture在DCT和DCG中已不再实用，好 阅读全文
posted @ 2021-11-18 11:16
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网上没什么比较好的乒乓sram设计，有的还需要收费，于是自己写了一个Verilog源码，与大家讨论与学习。 一：介绍 “ 乒乓操作” 是一个常常应用于数据流控制的处理技巧， 典型的乒乓操作方法如图 1 所示。 乒乓操作的处理流程为：输入数据流通过“ 输入数据选择单元” 将数据流等时分配到两个数据缓冲 阅读全文
posted @ 2021-10-18 14:44
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Simulations in System Generator are bit-true and cycle-true. To say a simulation is bit-truemeans that at the boundaries (i.e., interfaces between Sys 阅读全文
posted @ 2021-09-29 10:36
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转载：https://www.cnblogs.com/liujinggang/p/10549095.html 一、软件平台与硬件平台 软件平台： 操作系统：Windows 8.1 64-bit 开发套件：Vivado2015.4.2 Matlab2016a 仿真工具：Vivado自带仿真器 二、引言 阅读全文
posted @ 2021-09-24 09:26
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目录 1.什么是插值2.常用的插值算法3.最近邻法(Nearest Interpolation)4.单线性插值5.双线性插值6.双线性插值的优化 1.什么是插值Interpolation is a method of constructing new data points within the r 阅读全文
posted @ 2021-09-03 14:15
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一、概念 1、浮点数：小数点位置是漂浮不定的。 例如：浮点数运算 1.1 * 1.1 = 1.21，小数点位置发生了变化。 IEEE 754 规定，浮点数的表示方法为： 最高的 1 位是符号位 s，接着的 8 位是指数E，剩下的 23 位为有效数字 M。 2、定点数：小数点的位置是确定的。 例如：定 阅读全文
posted @ 2021-09-03 10:13
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奇技淫巧我不会，但我这有一些我工作后才学到的一些Verilog写法。 数字电路设计主要就是，选择器、全加器、比较器，几个常用逻辑门，再加个D触发器，电路基本都能实现了。 组合逻辑+时序逻辑 组合逻辑用assign或always@（*）实现， 时序逻辑用always@（posedge clk or n 阅读全文
posted @ 2021-09-03 09:41
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转载：硅农 经典的ASIC开发流程主要有： 以算法设计为主导 算法C代码手工转换为RTL RTL与算法C代码生成的测试向量对比进行验证 依赖FPGA做大量实时、现场测试 适合通信信号处理，音视频处理或图像处理等产品 我的工作主要就是将算法C代码手工转换为RTL，尤其是通信芯片的设计，算法主要是将浮点 阅读全文
posted @ 2021-09-03 09:40
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在进行验证已编写过的模块时，我们往往需要一些随机的测试方法来检测隐藏的漏洞。 sv相比于verilog而言，在随机化上则是非常有力，有许多关于随机化的操作。 一 随机数据： 一般而言随机化的操作都是需要封装成为类的。 class Bus; rand bit[15:0] addr; rand bit[ 阅读全文
posted @ 2021-08-30 10:47
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