关于485总线干扰问题的处理，对上拉，下拉电阻的理解

近期，在项目中遇到了485总线干扰问题，问题表现如下：

 

1、在开发环境下，485通信完全正常，设备不掉线。

2、实际工作环境中，设备不断掉线，但也能不断重连上。

 

开发环境：普通工作环境

实际工作环境：周围具有较强的辐射干扰，由于辐射原因，传输出现干扰。

 

修改前电路：

1、485输出端常规的esd防护+360Ω-120Ω-360欧分压电阻链。

2、485芯片为SP3485，供电电压3.3V，

3、485波特率115200.

 

修改后电路：

1、485输出端常规的esd防护+2.2kΩ-120Ω-2.2kΩ分压电阻链。

 

修改原因：

1、120Ω为线上匹配阻抗，因导线较长，长度10米，无匹配电阻时，有反射干扰，体现为：485发送数据段后，立刻接收到一段数据，485悬空后，发送数据，有数据返回。

2、上拉下拉电阻：其作用为稳定A、B线上的空闲电平，芯片实际工作时，需要将A、B线上的电平抬高或拉低，若上拉，下拉电阻值太小，就会给芯片拉高，拉低输出信号线的电压增加负担。可能会造成电压差值过低，抗干扰能力减弱。