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摘要： 锁相环（PLL）原理 https://blog.csdn.net/m0_67400176/article/details/150207357 工作原理就是一个负反馈电路，鉴相器接收一个参考时钟（FREF）和 OSC 生成的时钟信号，比较两者的相位差，然后输出一个电压，经过一个滤波器，去控制OSC的生 阅读全文

摘要： data convert 的时钟输入：右下图可以看到，每个tile都可以有自己的时钟输入，pll打上勾就是要启用外部时钟输入，对应的框图上也会出现时钟输入的端口。但是这个端口是不用约束的，他是固定的引脚。 data convert 里，adc的数据是两路输出，dac的输入是一路。这样做ad-da环回 阅读全文