2025年8月2日

verilog 代码并行 波形验证

摘要： SPI_CLK ， 每来一个时钟， 值进行 -1， 上代码 和 波形： always @(posedge spi_clk or negedge rst_n) begin if(!rst_n) begin rx_cnt <= 8'd7; end else if((!spi_cs_n)&&(rx_cnt 阅读全文

posted @ 2025-08-02 22:27 所长 阅读(14) 评论(0) 推荐(0)

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