verilog 代码并行 波形验证

SPI_CLK ， 每来一个时钟， 值进行 -1，  上代码 和 波形：

 

always @(posedge spi_clk or negedge rst_n) begin
    if(!rst_n) 
    begin
        rx_cnt <= 8'd7;
    end 
    else if((!spi_cs_n)&&(rx_cnt))
    begin
        rx_cnt <= rx_cnt - 8'd1;
    end
    else begin
        rx_cnt <= 8'd7;
    end

end

 

always @(posedge spi_clk) begin
    if( rx_cnt == 8'd0 )
        gpio_93_reg = 1'd1;
    else
        gpio_93_reg = 1'd0;
end

 

assign gpio_93 = gpio_93_reg;

 

波形：

 

SPI_CLK 第7个上升沿，RX_CNT 的值变成0， SPI_CLK 第8个上升沿，判断是0，GPIO_93 拉高！