libero Active Probes - 所长 - 博客园
【FPGA开发】AXI-Lite总线协议解读、Verilog逻辑开发与仿真 - 壹肆叁贰海里 - 博客园
AXI4协议学习:架构、信号定义、工作时序和握手机制-CSDN博客
看着 时序是正常的 为啥会卡死那
posted on 2026-05-09 15:44 所长 阅读(13) 评论(0) 收藏 举报