libero Simulate - ModelSim ME （一） 新建工程

 

libero Simulate - ModelSim ME （一） 新建工程 - 所长 - 博客园

libero Simulate - ModelSim ME （二） 语法分析 - 所长 - 博客园

libero Simulate - ModelSim ME （三） 实战测试 双端口 RAM 读写

 

libero 仿真工具 合集

Synthesis and Simulation | Microchip Technology

ModelSim ME 仿真

ModelSim ME and ModelSim Pro ME | Microchip Technology

Software Version 10.5c 使用手册

ModelSim® User's Manual

 

项目	Synplify Pro® ME	ModelSim ME
工具类型	逻辑综合工具（Synthesis）	仿真验证工具（Simulation）
做什么事	把 Verilog/VHDL 翻译成 FPGA 门级网表	在电脑里模拟电路运行，看波形、查逻辑错
设计阶段	RTL → 门级网表（编译 / 映射 / 优化）	功能验证、时序验证（没上板先跑通）
输入	RTL 代码 + 约束（SDC）	RTL 代码 + Testbench（激励）
输出	网表、报告、优化结果	波形、仿真日志、覆盖率
解决问题	面积 / 速度 / 时序优化、资源占用	逻辑错、复位错、时序违例、状态机死循环
和你刚问的 SmartDebug 关系	综合后给后续布局布线用	仿真通过后，才上板用 SmartDebug 调试

 

开发环境 ： libero 2025.2

 

方法一： 直接从 libero 界面 进入仿真界面

 

 

 

方法二：新建工程流程：

Design Flow → Simulate 右键 → Edit Profile

选择  ModelSim Me Pro

 

 新建 modelsim project

 工程名称 要英文输入和英文路径

 添加 testbench  文件 到工程

 选择 testbench 文件

 对添加的文件 进行编译， 编译完成会显示  ✔

 

 

 点击菜单栏 Simulate → 开始仿真

 选择 刚刚新建工程 对应的文件

 

 

进入到仿真界面

 

 添加要观察的波形 

 

 修改运行时间 为 100ns,  点击运行 

 复位 重新运行