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suncan1998
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2022年6月27日
组合逻辑[Synth 8-327] inferring latch for variable 'decodeflag_reg'解决办法
摘要:
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posted @ 2022-06-27 19:03 孑尛燚茻
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2022年5月5日
vivado使用ILA抓包以及出现[IP_Flow 19-3805] Failed to generate and synthesize debug IPs. u_ila_0_synth_1/u_ila_0.dcp": no such file or directory问题解决
摘要: vivado进行仿真: 检查问题,使用vivado的ILA进行抓包,网上搜了很多,好多都没写到自己需要的东西,把找到了进行总结: 1. “language templates”选择这个 2.搜“mark” 复制(*MARK_DEBUG=“true”*)这句话 4.复制到所想抓包的数据前 注意一定要是
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posted @ 2022-05-05 20:46 孑尛燚茻
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2022年4月30日
PCIE开发
摘要: 学习如何查看vivado的时序分析。从3月底到现在一个月的时间从完全不知道PCIE等概念到现在可以简单的修改程序达到功能,这些知识都是自己的财富,为了防止遗忘,简单记录一下。 最近出现的问题是利用PCIE传输时,软硬件对接出现中断,导致得不到结果,问题原因未知,感觉是发送和接收的问题,软件部分可能也
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posted @ 2022-04-30 13:11 孑尛燚茻
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