摘要： 代码：module vga_controler(input CLOCK_50,input[3:0] KEY,output VGA_CLK, //should be 25MHzoutput[7:0] VGA_R,output[7:0] VGA_G,output[7:0] VGA_B,output VGA_BLANK_N,output VGA_SYNC_N, output VGA_HS,output VGA_VS);reg[9:0] H_Cont; //行扫描计数器reg[9:0] V_Cont; //列扫描计数器wire[7:0] vga_r;wire[7:0] vga_g;wire[7:0] 阅读全文

摘要： 红外线式触摸屏 红外触摸屏的四边排布了红外发射管和红外接收管，它们一一对应形成横竖交叉的红外线矩阵。用户在触摸屏幕时，手指会挡住经过该位置的横竖两条红外线，控制器通过计算即可判断出触摸点的位置。 红外触摸屏也同样不受电流、电压和静电干扰，适宜于某些恶劣的环境。其主要优点是价格低廉、安装方便，可以用在各档次的计算机上。此外，由于没有电容充放电过程，响应速度比电容式快，但分辨率较低。 这种触摸屏是在显示器的前面安装一个外框，外框里设计有电路板，从而在屏幕四边排布红外发射管和红外接收管，一一对应形成横竖交叉的红外线矩阵。3 r每扫描完一圈，如果所有的红外对管通达，绿灯亮，表示一切正常。2 j1当有触 阅读全文

摘要： 一种(信号)转换设备,对商业计算机的输出(信号) 进行并串行(串行化)转换,而对其输入(信号)进行串并行(解串)转换。SERializer/DESerializer的缩写。 系统的设计师们会采用串行器/解串器（SERDES）技术的高速串行接口来取代传统的并行总线架构。基于SERDES的设计增加了带宽，减少了信号数量，同时带来了诸如减少布线冲突、降低开关噪声、更低的功耗和封装成本等许多好处。而SERDES技术的主要缺点是需要非常精确、超低抖动的元件来提供用于控制高数据速率串行信号所需的参考时钟。即使严格控制元件布局，使用长度短的信号并遵循信号走线限制，这些接口的抖动余地仍然是非常小的。 阅读全文

摘要： SDRAMSDRAM(Synchronous Dynamic Random Access Memory)同步动态随机存取存储器，同步是指Memory工作需要步时钟，内部的命令的发送与数据的传输都以它为基准；动态是指存储阵列需要不断的刷新来保证数据不丢失；随机是指数据不是线性依次存储，而是由指定地址进行数据读写。目前的168线64bit带宽内存基本上都采用SDRAM芯片，工作电压3.3V电压，存取速度高达7.5ns，而EDO内存最快为15ns。并将RAM与CPU以相同时钟频率控制，使RAM与CPU外频同步，取消等待时间,所以其传输速率比EDO DRAM更快。SDRAM从发展到现在已经经历了四代， 阅读全文

摘要： 1 module vga_controler(2 input CLOCK_50,3 input[3:0] KEY,4 output VGA_CLK, //should be 25MHz5 output[7:0] VGA_R,6 output[7:0] VGA_G,7 output[7:0] VGA_B,8 output VGA_BLANK_N,9 output VGA_SYNC_N, 10 output VGA_HS,11 output VGA_VS12 );13 reg[9:0] H_Cont; //行扫描计数器14 reg[9:0] V_Cont; //列扫描计数器15 reg[7:0] 阅读全文

摘要： 原文地址：http://www.cnblogs.com/oomusou/archive/2008/08/11/de2_vga_timing_table.html 阅读全文

摘要： 一般封装尺寸表：L：外形总长度W：外形总宽度W1：外形宽度方向的焊盘宽度A：外形长度方向的焊盘宽度H：外形高度容值、耐压与尺寸对照表： 阅读全文

摘要： FPGA器件中通常嵌入一些用户可配置的存储块，Altera的Cyclone系列器件也不例外。Cyclone器件的嵌入式称之为M4K存储块,这些存储块是独立于FPGA本身的逻辑资源的。也就是说如果用户只使用这些存储器，那么FPGA中的纯逻辑资源消耗可以为零。Cycone的M4K不仅不消耗额外的FPGA逻辑资源，而且可以拿来当RAM用的,标称速率可以达到250M，这个速率不是在cyclone系列的每个器件都能达到，资源少如EP1C3估计就困难,但100M的读写速度还是没有问题的.一、实验步骤三、TestBench编写`timescale 1 ns/ 1 nsmodule m9kram_vlg_ts 阅读全文

摘要： PLL,即锁相环。即给PLL一个时钟输入(一般为外部晶振时钟)，然后经过PLL内部的处理后,在PLL的输出端就可以得到一定范围的时钟频率.PLL之所以应用广泛,是因为从其输出得到的时钟不仅从频率和相位上比较稳定,而且时钟网络延时也相对内部逻辑产生的分频时钟要小的多.一、PLL的配置步骤:Tool->MegeWizard Plug-In Manager->Creat a new megafunction variation->I/O->ALTPLL,输入例话的PLL名称；DE2-115时钟输入为50MHz，欲得输出100MHz和200MHz的频率clkc0,clkc1.二 阅读全文

摘要： Introduction这个练习的目的是学习如何连接简单的输入、输出设备到一个FPGA芯片，并且用这些器件实现一个电路。我们将用DE2开发板上的switches SW17-0作为输入，用LED和7-segment displays作为输出。完成DE2 实验练习1（Digital Logic）对与初学者来说是一个比较大的实验。我估计，每天要花几小时才能完成。这个实验包括6个部分，主要是组合逻辑电路和使用assign语句Part I ：第一次使用assign语句Altera 的DE2开发板有18个拨动开关（toggle switch）和18个红色的LED。Part I非常简单，在实验手册里首先介绍 阅读全文