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2024年4月23日
初接触:从创建工程到导出gerber(学习Altium Designer)
摘要: 注:本文为笔者的学习笔记,为个人学习复习所使用,水平有限,如有错误请谅解。
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posted @ 2024-04-23 09:18 electric_sheep
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2023年8月15日
verilog中端口定义方式以及如何使用变量
摘要: 一、module端口定义方式 目前有两种方式能够对module端口进行定义, 第一种是我目前使用比较多的,把I/O说明写在端口声明语句里,方式A: 1 module block( 2 input a,b, 3 output c,d 4 ); 5 6 assign c=a|b; 7 assign d=
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posted @ 2023-08-15 19:13 electric_sheep
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