2023年8月15日
verilog中端口定义方式以及如何使用变量
摘要： 一、module端口定义方式 目前有两种方式能够对module端口进行定义， 第一种是我目前使用比较多的，把I/O说明写在端口声明语句里，方式A： 1 module block( 2 input a,b, 3 output c,d 4 ); 5 6 assign c=a|b; 7 assign d= 阅读全文
posted @ 2023-08-15 19:13 electric_sheep 阅读(608) 评论(0) 推荐(0)