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摘要: 在设计中有时会碰到部分难以优化的大块组合逻辑,例如我们这次的设计中调用了DW的浮点sqrt的IP,尽管在综合时,工具已经最大effort去简化逻辑,路径上的cell已经基本上全都ulvt了,timing仍然无法在一个周期内满足。 如果是自己设计的电路模块,这种情况下或许可以拆分流水线来处理,但DW 阅读全文
posted @ 2025-01-21 15:48 sasasatori 阅读(578) 评论(0) 推荐(1)