摘要： 1.report clock signals converging on a mux slave_adc是在mclk下进行同步，adc_bclk_i则是来自外部，因此切换bclk可能导致毛刺。 可以通过切换之前先关闭后级的相关模块。或者不会同时使用，sdc里设置logical exclusive 2 阅读全文

摘要： #include <stdio.h> int main(){ /* Write C code in this online editor and run it. */ char ch; int i=0; int k=0; int num[26]={0}; printf("Input 字符串:"); 阅读全文

摘要： Spyglass可以进行lint，cdc等的检查。 Rule: 是SpyGlass 分析的最小单位.Goal: 是一系列相关Rule的集合,组合起来完成RTL分析的某个特定任务。可以在prj file里面定义。 需要读入：HDL files,HDL library files,Technology 阅读全文

摘要： 参考链接：ubuntu VCS+verdi安装教程_51CTO博客_vcs verdi 1.解压.rar unrar x filename.rar /path/ 2.run文件 sudo 还是权限不够 chmod +x filename.run 3.安装软件时候提示内存不够： 先在VMWARE软件上 阅读全文

摘要： 1.initial块的代码在仿真0时刻之前被读取一次,initial块可以用于仿真，不能用于综合。 2.always@(posedge clk)a<=c+d; 只有在clk的值变为1时，a的值才会更新。 3.位宽和进制都省略的常数视作32位有符号整数。 4.同一个always块中，非阻塞赋值是在阻塞 阅读全文

摘要： 大小端对应于内存中的数据存储方式。 大端：高地址存低位，低地址存高位。 小端：高地址存高位，低地址存低位。 #include <stdlib.h> int main(){ int a=0x12345678; char *p=(char *)&a; printf("%x\t",*p); printf( 阅读全文

摘要： MOSFET是一个四端器件（栅极、源极、漏极、衬底）。 衬底一般连接到一个直流电源端: NMOS的衬底接地GND，PMOS的衬底接高电平VDD。(为了使得MOS管中的PN结零偏或反偏，尽管如此，二极管的结电容也会对电路产生影响) （PN结正偏不仅会形成通路，也会导致结电容急剧增大 C=ES/D） N 阅读全文

摘要： 一、Modelsim仿真发现所有的指令都不执行，可能是指令读取问题和总线信号的控制问题。 我遇到的：HRESP信号未使用，也没有赋值。查阅后发现HRESP是数据错误响应信号，允许设置为常0即代表不会出错，就不会压制主机了。 二、Modelsim仿真能通过，但是下载到FPGA上后，进行KEIL调试发现 阅读全文

摘要： 首先：输出端为带电容那端。 采用电容来模拟输出负载的原因：1.MOS的输出后面还会接其他MOS管的栅极，栅极和源、漏之间为直流开路状态。 2.栅极和源、漏以及沟道之间类似于一个电容的结构。 PMOS管 其次：源漏极的区分。（没加电源与地之前，没有源漏之分） 对于PMOS管，导电的多数载流子为空穴，而 阅读全文

摘要： 组合逻辑电路的特点是，假设有足够的时间使逻辑门稳定下来，那么逻辑功能块的输出就只与当前的输入有关。 为了保存一些状态信息，则产生了时序逻辑电路。一个时序逻辑电路具有记忆功能。 存储信息的基本单元称为触发器，具有保持和接收（改变存储信息）的特点。 触发器按照电路功能分为：基本RS触发器、锁存器（电平触 阅读全文