摘要：Fc=10; %载频Fs=40; %系统采样频率Fd=1; %码速率N=Fs/Fd;df=10;numSymb=25;%进行仿真的信息代码个数M=2; %进制数SNRpBit=60;%信噪比SNR=SNRpBit/log2(M);seed=[12345 54321];numPlot=25;%%===============产生25个二进制随机码x=randsrc(numSymb,1,[0:M-1]);%产生25个二进制随机码figure(1)stem([0:numPlot-1],x(1:numPlot),'bx');title('二进制随机序列')xlabel( 阅读全文

摘要：有不少朋友在使用不带光驱的笔记本，但是问题也来了，需要重装系统的时候，没有光驱，该怎么办？也许你会说可以在dos下硬盘安装，但有几个人会用dos？其实不仅仅不带光驱的笔记本用户愁怎么装系统，那些没有光驱的台式机用户也愁。为了给这类用户提供方便，今天就来讲解一下，在没有光驱的情况下，如何方便快速的安装操作系统。● 装系统前的准备一个能启动电脑的U盘和一个系统的光盘镜像。下面我们就来讲解怎么利用U盘启动安装Ghost xp版的XP系统。● 首先是制作一个能启动电脑的带WindowsPE的启动U盘。先到网上去下载一个叫“老毛桃WinPE”的工具到硬盘里，下载地址是:www.xp198.com/201 阅读全文

摘要：数字基带信号的功率谱从零频开始集中且在低频段，只适合在低通型的信道中传输。对于长距离和无线传输，信道是带通型，为了使数字信号能在带通型信道中传输，必须用基带信号对载波进行调制。基本的数字调制方式有幅度调制(ASK)、移频键控(FSK)和相移键控(PSK)。它们分别是用数字基带信号去单独控制载波的幅度、频率和相位，从而产生数字调制信号，也可以用数字基带信号同时调制三个参数中的任何两个而保持另外一个为常数，分别得到幅度与相位，幅度与频率，频率与相位相结合的数字调制方式，如正交幅度调制QAM等。多进制与二进制的调制信号相比最大的优点是频带利用率高，但是它必须付出比二进制系统更高的信号发射功率为代价， 阅读全文

摘要：鼠标的数据包格式鼠标的初始化PS2发送数据 The t r i - c and t r i - d signals are enable signals that control the tri-state buffers.When they are asserted, the corresponding ps2c-out and ps2d-out signals will be routed to the output ports.滤波和下降沿检测程序：// body //================================================= // filter 阅读全文

摘要：功能描述：序列检测器就是将一个指定序列从数字码流中识别出来。本例中将设计一个“10010”序列的检测器。设X为数字码流的输入，Z为检测出标记输出，高电平表示发现指定的序列10010.考虑码流为110010010000100101....则，如表有：用FSM实现module seqdet( input wire x, input wire clk, input wire rst, output wire z);reg [2:0] state;localparam IDLE = 3'd0, A = 3'd1, B = 3'd2, C = 3'd3, D = 3 阅读全文

摘要：基于FSMD的除法器设计在http://www.cnblogs.com/qiweiwang/archive/2011/04/13/2014502.html中已经有了一篇除法器的设计实例，本文对该除法器修改如下// Listing 7.11module div_combined #( parameter W = 8, CBIT = 4 // CBIT=log2(W)+1 ) ( input wire clk, reset, input wire start, input wire [W-1:0] dvsr, dvnd, output wire ready, done_tick, output w 阅读全文

摘要：阻塞和非阻塞赋值// Listing 7.1module and_block ( input wire a, b, c, output reg y ); always @* begin y = a; y = y & b; y = y & c; endendmodule// Listing 7.2module and_nonblock ( input wire a, b, c, output reg y ); always @* begin // y$_{entry}$ = y y <= a; // y$_{exit}$ = a y <= y & b; // 阅读全文

摘要：FSMD(带数据通道的有限状态机)是FSM和常规时序电路的结合。基于RT methodology的消抖电路设计本设计中主要的数据通道是一个用户自定制的21位递减计数器，其作用为：1：可初始化为一个指定的值；2：具有递减计数和暂停计数的功能；3：当计数器计数为0的时候，输出一个状态信号。module debounce_explicit ( input wire clk, reset, input wire sw, output reg db_level, db_tick ); // symbolic state declaration localparam [1:0] zero = 2' 阅读全文

摘要：上升沿检测电路之Moore型FSM// Listing 5.3module edge_detect_moore ( input wire clk, reset, input wire level, output reg tick ); // symbolic state declaration localparam [1:0] zero = 2'b00, edg = 2'b01, one = 2'b10; // signal declaration reg [1:0] state_reg, state_next; // state register always @(p 阅读全文

摘要：通用移位寄存器通用移位寄存器可以载入并行数据，左移，右移，保持；它能够实现并-串功能(先载入并行数据后移位)，也可实现串并功能(先移位后并行输出)。// Listing 4.8module univ_shift_reg #(parameter N=8) ( input wire clk, reset, input wire [1:0] ctrl, input wire [N-1:0] d, output wire [N-1:0] q ); //signal declaration reg [N-1:0] r_reg, r_next; // body // register always @(p 阅读全文

摘要：// Listing 3.1module eq1_always ( input wire i0, i1, output reg eq // eq declared as reg ); // p0 and p1 declared as reg reg p0, p1; always @(i0, i1) // i0 an i1 must be in sensitivity list begin // the order of statements is important p0 = ~i0 & ~i1; p1 = i0 & i1; eq = p0 | p1; endendmodule 阅读全文

摘要：在日志http://www.cnblogs.com/qiweiwang/archive/2011/03/07/1975932.html和http://www.cnblogs.com/qiweiwang/archive/2010/11/25/1887888.html中，我们已经讨论过复位电路的设计。1.完全异步复位的问题 完全异步复位在确立和释放触发器时都是异步的，这里异步复位指的是复位连线到触发器的异步复位引脚的情况。此外，复位的确立和释放是没有任何时钟的背景下执行的。 1: module resettff 2: ( 3: output reg oData, 4: input iclk,iR. 阅读全文

摘要：解决方案一：相位控制 考虑到不同周期的有任意相位关系的两个时钟区域，如果其中至少一个时钟是在FPGA内部通过PLL(锁相环)或者DLL(延迟锁相环)可控制的，另一个时钟与在PLL或者DLL解决方案中那个时钟周期有倍数关系，那么相位匹配可以用来消除时序冲突。 信号由一个慢时钟区域向另一个周期是其一半的时钟区域传送，如果在时钟相位关系没有任何保障的前提下，时序就会发生冲突。然而，使用DLL或者PLL由... 阅读全文