Verilog
包括：源文件、ip核、综合、仿真（testbench）
常用文件和名词
设计文件后缀： .v/.vhd
网表文件后缀：.edn
约束文件后缀：.xdc
检查点（check point）文件后缀：.dcp
网表：logical netlist (EDIF)
约束：constraints (XDC)
物理设计：physical Data(XDEF)
post-synthesis 综合后
netlist 网表
navigator 导航栏
