摘要：modelsim仿真的错误1： 运行仿真脚本后出现 # ** Error: Unrecognized dataset prefix: sim 出现该错误的原因比较多，我遇到该错我的原因主要是调用clk_gen的 ip里使用的 glbl全局复位， 这就需要在脚本文件中对glbl.v文件进行编译。当然， 阅读全文
摘要：最近用opencv做中心线提取，保存的为16bit深度的灰度图片，但使用imread()读入的图像都是8bit的GBR图像。 造成这个问题的原因主要还是自己没有仔细阅读API函数的参数说明。 1 imread()参数说明 2 cv2.IMREAD_UNCHANGED = -1, //返回原通道原深度 阅读全文
摘要：ZYNQ PS端最多可以分配四个时钟供给PL端使用，通过PS端供给PL使用的时钟，在最后添加约束文件时，只需要对功能I/O进行约束， 不需要再关注时钟约束的问题。 一个简单的例子：PS产生一个100MHz的时钟，供给PL使用。利用该时钟，使PL端两颗led闪烁 module led_tst( led 阅读全文
摘要：最近FPGA需要用到大量的矩阵运算，需要使用多个shift_RAM对数据进行缓存，考虑到资源消耗问题，做相关记录。 一、LUTRAM和 BRAM在资源使用上的区别？ LUTRAM 和 BRAM最主要的却别在于 LUTRAM是使用的没有综合的LUT单元生成的动态RAM，在Design中使用 多少，综合 阅读全文
摘要：安装VS2013 with update出现"win10 windows兼容性模式已打开 请将其关闭”错误的解决办法。 1）用win +R 输入cmd 2）然后进入自己存放文件的路径。（如果是ISO镜像文件 最好解压出来） 3）输入vs2013.2.exe/Uninstall 4）再点击修复即可。 阅读全文
摘要：update过程中遇到kb2829760补丁无法更新而导致vs安装失败的解决方法： 1、安装KB2829760； 2、安装KB2829760中文语言包； 3、安装VS2013 with update。下载地址：http://download.microsoft.com/download/6/7/8/ 阅读全文
摘要：伪双口RAM的写端口位宽和读端口的位宽可以不一致，但对应读写端口的深度也需要改变。 例如写端口Port A 数据位宽设置为 8bit，深度为 256 ； 读端口Port B 数据位宽设置为16bit，那么对应的深度也需要减半，即128；因为读端口 每个时钟能够读出16bit的数据，所以深度也只需要一 阅读全文
摘要：VCS的仿真流程: 1、编译compile 和 仿真Simulate ，符合 IEEE-1364 标准。 行为及描述、RTL（寄存器传输级）、Gate-level（门级），与具体工艺库相关（TSMC,SMIC,CSMC） 2、VCS如何进行工作的： 3、VCS编译命令格式(Linux下) $vcs 阅读全文
摘要：出现的原因是下图这两个停止了服务，启动即可以正常上网 参考文章来源：https://blog.csdn.net/tzs_1041218129/article/details/52611410 阅读全文
摘要：今天用modelsim对设计进行仿真时，遇到了从来没有遇到过的问题，即在仿真过程一直卡在loading没有响应，如下图所示。 于是，网上查了一下，有的人说断网可以解决一直卡在loading的问题，试了一下确实可以解决，但我不能忍受断网；有的人说禁掉widows防火墙可以解决问题，试了一下，并没卵用。 阅读全文