随笔分类 -  SOC

摘要：之前討論的都是在Windows版的NC-Verilog執行Verilog PLI，若要在Linux版的NC-Verilog執行PLI，有些地方不太一樣‧ 阅读全文

摘要：為了彌補Verilog system task的不足，有時我們會自己用C語言配合Veriog PLI開發自己的system task，一般我們會將dll放在執行NC-Verilog的batch file目錄，但這種方式只能by project，其他project就用不到這個dll，要如何才能讓所有project都能使用這個dll呢? 阅读全文

摘要：$skew是Verilog所提供的專門用來做timing check的system task，可以檢查兩個信號間最大的延遲，若兩個信號間的skew大於我們所指定的需求，將產生violation warning。 阅读全文

摘要：$width是Verilog所提供的專門用來做timing check的system task，可以檢查一個edge transition到另外一個相反的edge transition的時間長度是否符合規格需求，若pulse width小於我們所指定的需求，將產生violation warning。 阅读全文

摘要：Verilog除了synthesizable RTL外，也提供non synthesizable的寫法，用來寫testbench。 阅读全文

摘要：在實務上為了與其他信號同步，常會故意delay幾個clk，本文整理出幾種常見的coding style。 阅读全文

摘要：當我們在μC/OS-II使用Multi Thread時，會將程式包在task內，但要如何將參數傳到task內呢? 阅读全文

摘要：嚴格來說，並不是使用Verilog實現split()，而是借由Verilog PLI，在Verilog能夠"使用"split()，將string轉成array。 阅读全文

摘要：Verilog有string型別，也有integer型別，但卻沒有提供string轉integer的函數，因此自己用Verilog PLI打造一個$atoi()給Verilog使用。 阅读全文

摘要：寫Verilog PLI，最常遇到的就是t_vpi_value這個struct， 每次都要特別翻書，因此特別記下來。 阅读全文

摘要：由 Altera 台灣區唯一授權教育中心 - 友晶科技與大同大學共同主辦的 Altera FPGA 及 SOPC 技術研討會即將於 5/8 盛大舉辦。介紹業界與學界盼望已久，最夯的 Altera DE2 相關技術，課程皆由友晶科技研發高階 FPGA 團隊資深研發經理親自講授。當天除了介紹 Altera 最新研發之高階 FPGA 平台應用外，還會讓學員親自上機實作，教授內容包括在 Altera DE2 上實作 USB 驅動程式，Altera DE2 上的 SD Card 控制原理，另外還首度公開如何在 FPGA 上設計出高階數位電視及音效合成 IC 之核心IP。課程之精采充實，與會人士素質之高，絕對讓您滿載而歸，受益匪淺！ 阅读全文

摘要：大家期待以久的2009年課程總算公佈啦，除了數位影像方面的課程外，還多了數位音效部分，並且贈送Cyclone III Starter Kit這塊版子，我也會去上課，目前談到的價格是三人團報可以打95折，五人團報可以打9折，若有興趣的朋友歡迎跟我聯絡一起團報。 阅读全文

摘要：以前學Win32、MFC時，總是搞不清楚pointer、reference與handle的差異，Verilog PLI也有handle概念，在Verilog PLI Handbook 2nd P.60用了很簡單的一句話解釋了handle。 阅读全文

摘要：本文介紹使用C開發Verilog System task/function，以彌補Verilog功能的不足。 阅读全文

摘要：Debussy是超強的debug工具，本文簡單介紹NC-Verilog如何與Debussy連結。 阅读全文

摘要：本文記錄Novas的Debussy簡易安裝步驟。 阅读全文

摘要：本文記錄Cadence的NC-Verilog簡易安裝步驟。 阅读全文

摘要：在FPGA開發中，常會用到Altera所提供的Megafunction與LPM加速開發，這要如何使用ModelSim作仿真呢? 阅读全文

摘要：若在Matlab安裝過DSP Builder，日後將DSP Builder移除後，只要一起動Matlab就有錯誤訊息，該如何解決呢? 阅读全文

摘要：一直有人反應無法在DE2-70使用SSRAM，主要是top module接法的錯誤，本文提出解決方法。 阅读全文