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摘要： 本篇文章目的是使用Block Memory进行PS和PL的数据交互或者数据共享，通过zynq PS端的Master GP0端口向BRAM写数据，然后再通过PS端的Mater GP1把数据读出来，将结果打印输出到串口终端显示。 涉及到AXI BRAM Controller 和 Block Memery Generator等IP的使用。 本系列文章尽可能的让每一个实验都相对独立，过程尽可能保... 阅读全文

摘要： 本编文章的目的主要用简明的方法在纯PS里对DDR3进行读写。 本文所使用的开发板是Miz702 PC 开发环境版本：Vivado 2015.4 Xilinx SDK 2015.4 11.0本章难度系数★☆☆☆☆☆☆ 11.1 搭建硬件工程 Step1:新建一个名为为Miz702_sys的工程 Step2:选择RTL Project 勾选Do not specify sour... 阅读全文

摘要： 上篇文章实现了了PS接受来自PL的中断，本片文章将在ZYNQ的纯PS里实现私有定时器中断。每隔一秒中断一次，在中断函数里计数加1，通过串口打印输出。 本文所使用的开发板是Miz701 PC 开发环境版本：Vivado 2015.4 Xilinx SDK 2015.4 13.0本章难度系数★★☆☆☆☆☆ 13.1中断原理 中断对于保证任务的实时性非常必要，在ZYNQ里集成了中断控制器G... 阅读全文

摘要： 本篇文章主要介绍外设（PL）产生的中断请求，在PS端进行处理。 在PL端通过按键产生中断，PS接受到之后点亮相应的LED. 本文所使用的开发板是Miz701 PC 开发环境版本：Vivado 2015.4 Xilinx SDK 2015.4 12.0本章难度系数★★☆☆☆☆☆ 12.1 ZYNQ 中断介绍 12.1.1 ZYNQ中断框图 可以看到本例子中PL到PS部分的... 阅读全文

摘要： 本编文章的目的主要用简明的方法在纯PS里对DDR3进行读写。 本文所使用的开发板是Miz701 PC 开发环境版本：Vivado 2015.4 Xilinx SDK 2015.4 10.0本章难度系数★☆☆☆☆☆☆ 10.1 搭建硬件工程 Step1:新建一个名为为Miz701_sys的工程 Step2:选择RTL Project 勾选Do not specify sour... 阅读全文

摘要： 本篇文章目的是使用Block Memory进行PS和PL的数据交互或者数据共享，通过zynq PS端的Master GP0端口向BRAM写数据，然后再通过PS端的Mater GP1把数据读出来，将结果打印输出到串口终端显示。 涉及到AXI BRAM Controller 和 Block Memery Generator等IP的使用。 本系列文章尽可能的让每一个实验都相对独立，过程尽可能保... 阅读全文

摘要： 9.0难度系数★☆☆☆☆☆☆ 9.1实验概述 这次借助zynq的内嵌的XADC来采集zynq内部的一些参数： •VCCINT：内部PL核心电压 •VCCAUX：辅助PL电压 •VREFP：XADC正参考电压 •VREFN：XADC负参考电压 •VCCBram：PL BRAM电压 •VCCPInt：PS内部核心电压 •VCCPAux：PS辅助电压 •VCCDdr：DDR R... 阅读全文

摘要： 软件和硬件的完美结合才是SOC的优势和长处，那么开发ZYNQ就需要掌握软件和硬件开发的调试技巧，这样才能同时分析软件或者硬件的运行情况，找到问题，最终解决。那么本章将通过一个简单的例子带大家使用vivado+SDK进行系统的调试。 8.0难度系数★★☆☆☆☆☆ 8.1 系统构架 这个实验中，我们将添加一个名为MATH_IP的 Custom IP.并且添加Mark Debug观察AXI4... 阅读全文

摘要： 7.0难度系数★☆☆☆☆☆☆ 7.1硬件截图 7.1.1 PCB上的位置 7.1.1 PCB上的位置 7.2电路分析 本次实验用到的是LD_A0~LD_A3,管脚定义如下表所示。 LD_A0:F17 LD_A1:J15 LD_A2:G14 LD_A3... 阅读全文

摘要： 6.0 本章难度系数★★☆☆☆☆☆ 6.1 GPIO简介 Zynq7000系列芯片有54个MIO(multiuse I/O)，它们分配在 GPIO 的Bank0 和Bank1隶属于PS部分，这些IO与PS直接相连。不需要添加引脚约束，MIO信号对PL部分是透明的，不可见。所以对MIO的操作可以看作是纯PS的操作。 GPIO的控制和状态寄存器基地址为：0xE000_A000，我们SDK... 阅读全文