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摘要： S02_CH01_Hello World实验 ZYNQ是一款SOC芯片，在前面第一季的学习当中，我们只是粗略的学习了ZYNQ的PL部分，对于ZYNQ最突出的功能，其内部的双核Cortex-A9内核并未使用到。从本章开始，我们就将开始学习ZYNQ的SOC学习。 本章将带领大家搭建一个最小系统，在此基础上，对我们的板子上的一些硬件进行测试，通过本章，你将掌握如何创建一个SOC工程与SDK软件的基本使用... 阅读全文

摘要： 【第一季】CH09_FPGA多路分频器设计 在第七节的学习中，笔者带大家通过一个入门必学的流水灯实验实现，快速掌握了VIVADO基于FPGA开发板的基本流程。考虑到很多初学者并没有掌握好Vivado 下FPGA的开发流程，本章开始笔者讲更加详细地介绍基于VIVADO FPGA开发的流程规范，让读者掌全面掌握FPGA开发流程包括了如何仿真、综合、执行、下载到开发板测试。 9.1 硬件图片 本章使用到... 阅读全文

摘要： 【第一季】CH08_FPGA_Button 按钮去抖动实验 按键的消抖，是指按键在闭合或松开的瞬间伴随着一连串的抖动，这样的抖动将直接影响设计系统的稳定性，降低响应灵敏度。因此，必须对抖动进行处理，即消除抖动的影响。实际工程中，有很多消抖方案，如RS触发器消抖，电容充放电消抖，软件消抖。本章利用FPGA内部来设计消抖，即采取软件消抖。 按键的机械特性，决定着按键的抖动时间，一般抖动时间在5ms~1... 阅读全文

摘要： 【第一季】CH07_FPGA_RunLED创建VIVADO工程实验 7.1 硬件图片 先来熟悉一下开发板的硬件：LED部分及按钮部分 7.2 硬件原理图 PIN脚定义(讲解以MIZ702讲解,MIZ701N只有4个LED 2个按钮): GCLK:Y9(PL输入时钟) LD0:T22 LD1:T21 LD2:U22 LD3:U21 LD4:V22 LD5:W22 LD6:U19 LD7:... 阅读全文

摘要： 【第一季】CH06_FPGA设计Verilog基础（三） 一个完整的设计，除了好的功能描述代码，对于程序的仿真验证是必不可少的。学会如何去验证自己所写的程序，即如何调试自己的程序是一件非常重要的事情。而RTL逻辑设计中，学会根据硬件逻辑来写测试程序，即Testbench是尤其重要的。Verilog测试平台是一个例化的待测（MUT）模块，重要的是给它施加激励并观测其输出。逻辑模块与其对应的测试平台共... 阅读全文

摘要： 【第一季】CH05_FPGA设计Verilog基础（二） 5.1状态机设计 状态机是许多数字系统的核心部件，是一类重要的时序逻辑电路。通常包括三个部分：一是下一个状态的逻辑电路，二是存储状态机当前状态的时序逻辑电路，三是输出组合逻辑电路。通常，状态机的状态数量有限，称为有限状态机（FSM）。由于状态机所有触发器的时钟由同一脉冲边沿触发，故也称之为同步状态机。 根据状态机的输出信号是否与电路的输入有... 阅读全文

摘要： 【第一季】CH04_FPGA设计Verilog基础（一） 4.1 Verilog HDL 代码规范 u 项目构架设计 项目的构架用于团队的沟通，以及项目设计的全局把控 u 接口时序设计规范 模块和模块之间的通过模块的接口实现关联，因此规范的时序设计，对于程序设计的过程，以及程序的维护，团队之间的沟通都是非常必要的。 u 命名规则 1、顶层文件 对象+功能+top 比如：video_oneli... 阅读全文

摘要： ZYNQ第二季更新完毕课程共计16节课全部免费 [第二季ZYNQ] CH01_Helloworld ZYNQ米联客培训(免费) http://www.osrc.cn/forum.php?mod=viewthread&tid=1239&extra=... 阅读全文

摘要： 上篇文章实现了了PS接受来自PL的中断，本片文章将在ZYNQ的纯PS里实现私有定时器中断。每隔一秒中断一次，在中断函数里计数加1，通过串口打印输出。 本文所使用的开发板是Miz702 PC 开发环境版本：Vivado 2015.4 Xilinx SDK 2015.4 14.0本章难度系数★★☆☆☆☆☆ 14.1中断原理 中断对于保证任务的实时性非常必要，在ZYNQ里集成了中断控制器G... 阅读全文

摘要： 本篇文章主要介绍外设（PL）产生的中断请求，在PS端进行处理。 在PL端通过按键产生中断，PS接受到之后点亮相应的LED. 本文所使用的开发板是Miz702 PC 开发环境版本：Vivado 2015.4 Xilinx SDK 2015.4 13.0本章难度系数★★☆☆☆☆☆ 13.1 ZYNQ 中断介绍 13.1.1 ZYNQ中断框图 可以看到本例子中PL到PS部分的中... 阅读全文